2020 Fiscal Year Annual Research Report
Precise structure control of 3-dimensional integration CMOS using high mobility materials through layer transfer
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17H06148
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| Research Institution | The University of Tokyo |
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Principal Investigator |
高木 信一 東京大学, 大学院工学系研究科(工学部), 教授 (30372402)
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| Co-Investigator(Kenkyū-buntansha) |
前田 辰郎 国立研究開発法人産業技術総合研究所, エレクトロニクス・製造領域, 研究主幹 (40357984)
入沢 寿史 国立研究開発法人産業技術総合研究所, エレクトロニクス・製造領域, 主任研究員 (40759940)
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| Project Period (FY) |
2017-05-31 – 2022-03-31
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| Keywords | MOSFET / Ge / III-V |
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| Outline of Annual Research Achievements |
(1) layer transferによるチャネル形成技術・・・smart cut法により形成した(111)GOI構造を用いてnMOSFETの作製を行い、素子動作に成功すると共に、(100)GOIと比べて高い電子移動度が得られることを実証した。また、適切な組成のSiGeSn混晶はGeに対して高いエッチング選択性があることを明らかにし、IV族元素のみのGe格子整合系ドナー基板からのELOが可能であること示した。III-V-OIに関しては、(111)InAs-OIチャネルの薄膜化に伴う電子のＬ点遷移を利用した移動度向上技術を提案し、smart cutを用いた(111)InAs-OI nMOSFETにより、本コンセプトを実証した。
(2) 低温SD形成と3次元CMOSコテクティビティ技術・・・極めて低いコンタクト抵抗評価を可能にする素子を提案して、Ni-InAs合金メタルSDとInAs-OIとのコンタクト抵抗を測定し、極薄InAsチャネルに対しても低コンタクト抵抗が実現されることを明らかにした。また、CMOS積層のプロトタイプとして、BCBを介したGe層ドナー基板の接合とELOによるGe層の転写を繰り返し実施し、Si基板上にGe層を2層積層させることに成功した。
(3) 高品質MOS界面形成技術・・・実用上重要なSiGe MOS界面特性向上に関して検討を進め、TiN/Y2O3/SiGeゲートスタック構造、Y2O3堆積前のTMA処理、450℃程度の高温のpost metallization annealingを組み合わせることで、Ge組成によらず低い界面準位密度が実現できること、その機構としてTiN/Y2O3スタックによるMOS界面層中のGe-Oボンドのscavenging効果に加え、Yの界面層への拡散による界面欠陥の終端効果が重要であることを明らかにした。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
(1) layer transferによるチャネル形成技術・・・GOIチャネルに対しては、smart cut法と酸化濃縮法及びデジタルエッチング技術により、GOI高品質化、(111)GOI実現、ひずみ制御などにより、nMOSFET、pMOSFET共に、薄膜チャネルで高い素子性能を持つ素子を実現するための要素技術が揃いつつある。一方ELO法については、Geに格子整合するSiGeSn (Si 25%以上)膜は、GeとのH2O2系でのエッチング選択性が極めて高いことからエッチング障壁層として使用でき、結果としてGe格子整合系基板からのELOを行う準備が整った。III-V-OIチャネルに関しては、smart cut法とデジタルエッチングを用いることで、高性能かつ極薄膜のInAs-OI nMOSFETの実現が視野に入った。ELO法では、想定していたGaSb基板上AlSb犠牲層とInAsのエピ構造では、表面平坦性の劣化により貼り合わせが困難になる事から、今後ドナーエピ基板の最適化による解決を図る。
(2) 低温SD形成と3次元CMOSコテクティビティ技術・・・低温SD形成に関しては、Ni-InAs合金によるSDの薄膜InAsチャネルに対するコンタクト抵抗を定量的に決定出来る素子構造を確立し、その低コンタクト抵抗性を実証した。3次元集積に関しては、BCBとGe ELOによる多段化により、Si基板上にGe層を2層積層させることに成功した。Ge/BCB界面は強固な接合を持ち、多層積層時でもELO中のプロセスで剥離や破壊されることがないことから、コテクティビティプロセスにも適用性が高いと期待される。
(3) 高品質MOS界面形成技術・・・SiGe/Ge MOS界面形成に関しては、Y2O3ゲート絶縁膜等を用いた適切な界面層の実現により、低界面欠陥密度を実現する目途を立てることができた。
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| Strategy for Future Research Activity |
(1) layer transferによるチャネル形成技術・・・smart cut 法を用いた薄膜チャネルのMOSFETにおいては、素子特性向上に向けて、特に貼り合わせ界面特性の改善が重要と考えられるので、チャネル形成プロセスの改良により界面特性の向上を進める。一方、ELO法では、Geは過酸化水素水系の溶液に高速でエッチングできるのに対して、SiGeSn混晶は高いエッチング耐性を示すことが分かったので、Ge層を犠牲層に、SiGeSn層を障壁層にしたELO法技術を確立する。また、障壁層とGe層をlayer transferする方法も開発する。InAsのlayer transferでは、GaSb上のAlSbの犠牲層の有効性は確かめられたが、犠牲層の膜厚と転写するInAs層の結晶性や平坦性に課題があるため、ドナー基板の臨界膜厚の考慮もしくは緻密な格子整合系結晶成長により、これら課題を解決する予定である。
(2) 低温SD形成と3次元CMOSコテクティビティ技術・・・350℃までの耐熱性と接合強度を有するBCBにて、Ge ELOの多段化が実証されてことで、上下チャネルでのコネクティビティの準備が整った。BCBとGeを貫通したビア形成を開発し、上下半導体の電気接続を実現することを目指す。一方、350℃以上の温度工程が必要な場合に備えた3次元集積技術の可能性も検討していく。
(3) 高品質MOS界面形成技術・・・InAs-OI nMOSFETの性能向上のためには、更なる界面特性の向上が必要であり、今後、面方位・絶縁膜形成前処理・異なるhigh-kゲート絶縁膜などを用いることによる界面欠陥の低減を進めていく。また、薄膜チャネルの電気特性に大きな影響を及ぼすGOI/III-V-OIの裏面界面の向上技術も検討する。
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