2017 Fiscal Year Annual Research Report
大規模集積回路における寿命予測・障害予防に向けたクロスレイヤ設計手法
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17J06952
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| Research Institution | Kyoto University |
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Principal Investigator |
辺 松 京都大学, 情報学研究科, 特別研究員(DC1)
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| Project Period (FY) |
2017-04-26 – 2020-03-31
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| Keywords | 静的タイミング解析 / 半導体信頼性 / セキュリティ / 機械学習 |
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| Outline of Annual Research Achievements |
本年度の研究目標として、設計段階においてBTI劣化後寿命を大規模設計で見積もる手法を検討し、また、これらの情報を安全な方式でアウトソーシングする手法の調査及び検討を行うことがある。それぞれの目標に対し、以下の進捗を報告する。
1. 大規模回路におけるBTIの見積もり
回路のタイミング見積もり(Static Timing Analysis, STA)において、従来ではLook-up Table (LUT)に基づいたタイミングライブラリを作成し、STAを行う。一方、BTIを考慮したSTAは、入力次元が大幅に増え、使用において計算速度が大幅に遅くなることが、BTI劣化後の寿命見積もりにおいて大きな課題であった。この課題に対して、高次元なタイミングライブラリではなく、機械学習アルゴリズムに基づきBTI劣化後の遅延を予測する手法を提案し、数値実験により、提案手法は4%以内の誤差で劣化後遅延予測を達成することができ、高次元ライブラリを用いずとも従来のSTAと同等な精度を実現できることを示しました 。本研究の成果は、回路設計自動化領域の最難関学会であるDACに採択された。
2. 劣化情報のセキュアな共有方式
近年、サーバを用いたクラウドコンピューティングが急速な発展を遂げ、BTIの寿命予測もクラウドコンピューティングを用いて計算することが考えられる。しかし、寿命予測において使用される情報は各ユーザの個人情報や人格を反映するものであり、第三者に悪用されればプライバシ侵害を引き起こすこともあり得る。本研究は量子コンピュータに対しても安全なLearning with Errors (LWE)に基づいた暗号方式を調査・提案した。ハードウェアでLWEにと近似計算を組み合わせることで、回路遅延、面積、電力や暗号文のサイズにおいてすべて改善する可能であることを示し、DACに採択された。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
今までの進捗はおおむね順調である。設計時においてBTIの見積もり手法をいくつか提案し、難関学会や論文誌に発表を行った。現在までは、高速に設計回路の中にある劣化に大きなパスの抽出や、設計時に高速にタイミング解析を行う手法を提案してきた。
また、従来の信頼性分野に囚われず、寿命予測に重要な通信安全の視点から研究視野を広げ、同じ設計自動化分野の難関学会に採択されるなど成果を挙げ、両分野を合わせて課題を進むことを目指す。
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| Strategy for Future Research Activity |
今まではBTIに着目し、半導体チップの寿命予測における手法をいくつか提案してきた。ただし、近年では、モノのインターネット(IoT)に代表される半導体の応用分野において、安易なデータマイニングによるプライバシ侵害が問題になりつつある。本研究のテーマである寿命予測もこういった情報漏洩が考えられる。特に本フレームワークの目標であるクラウドコンピューティングによる寿命予測のアウトソーシングは、デバイス寿命を利用した攻撃が考えられるため、半導体チップの信頼性の大きな脅威になる可能性がある。従って、今後の推進方策について、以下の目標を掲げる。
1. すでに提案された寿命予測手法から得られた情報を、第三者に漏洩せず、かつ効率的にサーバを渡す手法の基盤を構築する。
2. 既存の関連研究による寿命予測について、セキュリティにおける脆弱性を用いた攻撃手法を提案する。
2. IoT時代において、ハードウェアに基づく新しいセキュリティ方式を提案する。
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