2017 Fiscal Year Annual Research Report
FPGAを用いた正確で高速なメニーコアエミュレーション
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17J09956
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| Research Institution | Tokyo Institute of Technology |
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Principal Investigator |
CHU THIEM VAN 東京工業大学, 情報理工学研究科, 特別研究員(DC2)
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| Project Period (FY) |
2017-04-26 – 2019-03-31
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| Keywords | メニーコア / NoC / FPGA / エミュレーション |
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| Outline of Annual Research Achievements |
本研究は，FPGAを用いて大規模メニーコアプロセッサの挙動を，サイクルレベルという非常に高い精度でエミュレーションする高速システムを開発することを目的とする．平成29年度にその目的のための基盤を開発した．
まず，FPGAのリソースの制限の問題を解決するために時分割処理手法の開発を行った．具体的には，メニーコアプロセッサのコア間通信のためのインターコネクションネットワークに着目し，時分割処理によってFPGAに現実的に実装可能なノード数で数百ノード以上のネットワーク全体をエミュレーションする手法を開発した．この手法を用てインターコネクションネットワークのエミュレーションシステムを実装した．そして，一般に使用されているソフトウェアシミュレータと同じ結果を提供することを確認した．提案手法は2次元メッシュとfat-treeの2つのネットワークトポロジをサポートする．今まで実際に構築されたネットワークのほとんどはこれらのトポロジから得られるため，広範囲のネットワークに拡張することが期待できる．この成果は平成29年12月に国際論文誌で発表した．
次に，FPGAエミュレーションシステムを用いて2次元メッシュネットワークトポロジのメニーコアプロセッサのための新しいルーティングアルゴリズムの設計と評価を行い，FPGAエミュレーションシステムの有用性を示した．この成果は平成29年9月に国際会議で発表した．
最後に，メニーコアプロセッサのフルシステムのエミュレーションに向けて，トレース駆動のエミュレーション手法を開発した．これを通じて，フルシステムのエミュレーションで必要となるFPGAオフチップメモリ（DRAM）のアクセスレイテンシを評価し，それを隠蔽するため手法を検討した．この成果を論文にまとめて国際会議に投稿中である．
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
現在までの進捗状況については，おおむね順調に進展しているものと評価する．
この研究課題では，FPGAを用いた正確で高速なメニーコアエミュレーションに取り組んでいるが，平成29年度にはこれまでに取り組んだメニーコアでのコア間通信のためのインターコネクションネットワークの高速エミュレーションに関する研究成果を国際論文誌ACM Transactions on Reconfigurable Technology and Systemsに投稿し，採録・掲載されている．
また，開発したFPGAエミュレーションシステムの活用事例として，2次元メッシュネットワークトポロジのメニーコアプロセッサのための新しいルーティングアルゴリズムの設計と評価を行った．この成果は国際会議The 11th IEEE International Symposium on Embedded Multicore/Many-core Systems-on-Chipに投稿して発表した．
さらに，メニーコアプロセッサのフルシステムのエミュレーションに向けて，FPGAオフチップメモリ（DRAM）を用いたトレース駆動のエミュレーション手法を開発した．この成果は国際会議に投稿中である．
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| Strategy for Future Research Activity |
今後の研究の推進方策としては，現在までの結果を踏まえて，メモリシステムと計算コアを含むメニーコアプロセッサのフルシステムのエミュレーション手法を開発する．
平成29年度に，トレース駆動のエミュレーションシステムで時分割処理中にデータを必要となる時刻までにオフチップDRAMからFPGAオンチップメモリに転送するスケジューラを開発した．しかし，メニーコアプロセッサのフルシステムをエミュレーションするには，今まで開発した時分割処理手法を再編成する必要があるため，そのスケジューラを改良する必要となる．具体的には，インターコネクションネットワークのみをエミュレーションする場合全てノードの全てステートデータはオンチップメモリに格納できるが，メニーコアプロセッサのフルシステムをエミュレーションする場合全コアのキャッシュやアーキテクチャステートを含むステートデータは非常に大きいため一部をオフチップDRAMに格納する必要がある．そのため，オフチップDRAMへの圧力が高くなる．DRAMのアクセスレイテンシが高いため，エミュレーション性能が大幅に落ちる可能性がある．この問題の解決には，ベンチマークプログラムを実行し，エミュレーション性能とDRAMのアクセス時間の関係を解析する必要がある．その解析結果を元に，DRAMのアクセス時間を隠蔽するためスケジューラを開発する．
また，提案エミュレーションシステム全体のハードウェア規模，エミュレーション性能，スケーラビリティを定量的に評価し，その有用性を明らかにする．
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Research Products
(2 results)
