2017 Fiscal Year Research-status Report
シングルチャネル－マルチポート制御インタフェース回路の研究
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17K06433
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| Research Institution | The University of Shiga Prefecture |
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Principal Investigator |
岸根 桂路 滋賀県立大学, 工学部, 教授 (20512776)
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| Project Period (FY) |
2017-04-01 – 2020-03-31
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| Keywords | シングルチャネル / マルチポート / 無線インタフェース / 制御回路 / 中継装置 / 終端装置 / 装置内回路 / CMOSデバイス |
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| Outline of Annual Research Achievements |
超高速光通信システムの中継・終端装置において，14ナノメートル-デザインルールにまで極微細化されたデバイスの適用が進んでいる．システムのさらなる高性能・高速化実現のためには，伝送信号の状態に応じた中継・終端装置の最適動作が必須である． 本研究では， 通信システム用中継・終端装置の制御インタフェース小型化と制御性向上を目的とし，装置内の複数回路をシングルチャネルで制御可能とする方式と制御回路構成を提案し，高性能制御インタフェースの実用化を目指している．29年度は，①無線インタフェースの高性能化にむけ，65nm CMOSデバイスによる受信インタフェース回路のレイアウト設計，②高機能受信回路の実現にむけ，受信信号に含まれるポート識別情報復調用回路のブロックレベルでの設計，③小型・低電力送信回路の実現にむけ，65nm-CMOS 光通信用インタフェースシンセサイザの評価・検証を実施した．①に関しては，広帯域・低電力化およびノイズキャンセリング機能の高度化を目的として設計した65nm CMOSローノイズアンプ回路構成をベースに，レイアウト設計まで実施し，低電力（1mW）動作実現が可能となるICの試作を実施した．②に関しては，受信機能を小型・簡易に実現するために，復調回路とアナログデジタル変換回路の小型・高機能化を目指し，回路を機能ブロックレベルで検討・設計し，変調により送られるポート指定信号の復調が可能なことを明らかにした．③に関しては，研究室で所有している10GHzで動作可能な65nm-CMOSシンセサイザの変調回路特性を解析し，変調度の可変幅をスペクトル評価結果から明らかにした．
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
①提案システムでは，無線インタフェースを想定しているため，高感度のインタフェース回路が必要となる．これに対して，65nm CMOSプロセスでローノイズアンプをレイアウト設計まで実施し，試作可能な設計データを構築した．ポストレイアウトシミュレーションにより，低電力性と低雑音特性を確認した．さらに，試作を実施し，Sパラメータ評価により利得，動作帯域，NF(Noise Figure),等の評価を実施した（継続中）．②受信回路において，制御ポート識別信号と制御値信号の2系統の信号をシングルチャネル信号から抽出する必要がある．制御ポート識別信号は最終的にデジタル値（ポート指定値）に変換する必要があり，また他ポート制御時には制御値信号を維持する必要がある．これら機能を有する小型受信回路を実現するために，アナログデジタル混載回路の設計を機能ブロックレベルで設計した．③研究室で試作し所有していた10GHzで動作可能な65nm-CMOSシンセサイザICの変調回路特性データを解析し，変調度の可変幅から，シンセサイザICによる送信回路の性能限界を明らかにした．
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| Strategy for Future Research Activity |
・前年度試作したローノイズアンプICの詳細評価を実施し，電力・動作帯域・増幅度・雑音特性の観点から有効性を見極める．
・受信回路のブロックレベルで機能検討している受信部動作の検証を進める．65nm-CMOSパラメータを用いて，検討した機能ブロックの動作検証をシミュレーションで実施する．さらに，一部回路は，ディスクリート部品で構成し，測定・評価によりその有効性を部分検証する．
・送信部において，従来型PLLにおける発振器構成を見直し，発振周波数可変性をとQ値向上にむけた回路構成をシミュレーションレベルで検討し，回路構成による利害・得失を明確化する．
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| Causes of Carryover |
29年度において，受信インタフェース回路として 65nm-CMOSデバイスによる回路装置を設計し，検証を実施している（継続中）．30年度は，受信インタフェース回路の詳細評価を進めるとともに，受信回路内部の機能ブロックレベルまで設計した信号処理回路の動作を検証するために，回路レベルまで設計し，ディスクリート部品や回路モジュールによるシステム構築により動作検証をすることが必要となった． 1. 設備備品費：機能ブロックレベルで設計したものを回路レベルで設計し，一部をディスクリート部品と論理回路モジュールで構築する（アナログデバイセス，50万円）．また，65nmトラジスタデザインキット・モデルパラメータを基にしたデータ保持回路装置の開発を実施する(TSMC 65nm:125万円)． 2. 国内旅費：NTT厚木通信研究所において研究打合せを3回実施する（3万円×3回）． 3. 国外旅費：国際会議で29年度の成果を発表する（ISOCC 20万円×1回）． 4.要素回路・システムに関する評価結果と解析に関する論文投稿を行う（IEICE 8万円）．
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