2018 Fiscal Year Research-status Report
Study on an AC 100V quantum voltage standard device
| Project/Area Number |
17K06481
|
|---|
| Research Institution | National Institute of Advanced Industrial Science and Technology |
|---|
Principal Investigator |
山森 弘毅 国立研究開発法人産業技術総合研究所, エレクトロニクス・製造領域, 研究グループ長 (00358293)
|
|---|
| Project Period (FY) |
2017-04-01 – 2020-03-31
|
| Keywords | 交流電圧標準 / NbN / 2重接合 / 熱応力 |
|---|
| Outline of Annual Research Achievements |
前年度に高集積化のための数々のアイディアを取り入れた設計変更を行ったが、本年度はその設計した素子の試作を行った。試作した素子の測定を行い、その評価の結果を試作にフィードバックする作業を繰り返すことで、作製歩留まりの改善と素子の特性の改善を行った。同時に電極材料のNbNの膜質の改善も行った。NbNをサファイア基板上に成膜することでエピタキシャル成し抵抗率が小さく磁場侵入長の小さい高品質なNbNを得ることができた。この高品質なNbNを用いて素子を作製したところ、磁場トラップによる動作マージンの低下について改善が見られた。また、終端抵抗のPdの成膜条件を再検討することで、設計値通りの値が再現性良く得られるようになり、動作マージンの改善に大きく貢献した。
一方で、出力電圧を2倍にするための2重ジョセフソン接合は、磁場トラップによるマージン低下の影響が避けられないため、接合のサイズを小さくしチップの大きさはそのままで実装密度を2倍にすることで、2重接合の代わりにシングル接合を用いても出力電圧をそのままで動作マージンの低下を避けることができた。現在は、2重接合の条件出しを行っており、最適な条件を見つけ出すことができれば、同じデザインで2重接合を用いることで出力電圧を2倍にできるので、1チップ当たりの出力電圧は約30Vとなる。このチップを5個用いれば、100V交流電圧の発生に必要な波高値約140Vを得ることが可能になる。
また、素子の実装についても、これまで素子を冷却したときの熱応力による破損の問題に取り組んだ。有限要素法による数値シミュレーションを用いて、熱応力を減らす素子の実装方法を検討したところ、基板にスリットを入れる等の手法が有効であることが分かった。
|
| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
夏ごろに装置の故障により1か月ほど素子の試作ができなかったが、それ以外の期間には素子の試作はほぼ順調に進み歩留まりの改善がえられた。装置の故障により素子試作ができない1か月程度の期間にこれまで終端抵抗の再現性が悪い問題に取り組んだ。具体的には、終端抵抗の材料であるPdの成膜条件のうち、基板ターゲット間距離を150mmから100mmに変更することで、面内分布を多少犠牲にしても膜質を改善できることがわかり、これまで設計した値の終端抵抗がなかなか得られず再現性が得られなかった問題を解決することができた。終端抵抗が設計値通りの50Ωが得られると動作マージンが改善するので大きく性能向上につながる成果であった。
また、チップを実装して冷却した際に熱応力でチップが破損する問題については、計画では次年度のH31年度に行う予定であったが前倒しで行い、数値シミュレーションを用いて解決策を提案し、国際会議の口頭発表と国際紙への論文投稿を研究計画を前倒しして行うことができた。
|
| Strategy for Future Research Activity |
当初最大の困難な課題として想定していたのが、作製歩留まりが悪いことであったが、作製中のパーティクルの混入を減らす努力を行うことで、ウェハー上のゴミが顕微鏡観察でも減少したことが確認でき、実際の測定でも、接合アレーの断線やショートといったトラブルが格段に少なくなった。
これまで2重接合で磁場トラップによる動作マージンの減少の問題があったので、この問題を解決しなければならない。また2重接合の臨界電流値がばらつく問題もあるが、現在は2つのバリアの膜厚を個別に調整することで解決できると考え条件出しを行っている。これらの問題を解決することで、1チップ当たり約30Vの出力電圧が得られる見通しであるので、5チップで実効値100Vに必要な最大140Vが得られる見通しである。作製歩留まりもさらに改善することで、100Vの量子電圧標準に必要となる素子を確保し、マルチチップによる量子交流電圧標準の道筋をつける。
|
