2018 Fiscal Year Research-status Report
High-level optimization of memory references for productive and efficient development of FPGA accelerators
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17K12658
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| Research Institution | Toyohashi University of Technology |
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Principal Investigator |
佐藤 幸紀 豊橋技術科学大学, 工学(系)研究科(研究院), 准教授 (30452113)
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| Project Period (FY) |
2017-04-01 – 2020-03-31
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| Keywords | FPGAアクセラレータ / カスタムコンピューティング / 高位合成 / ハード・ソフト協調設計 / Polyhedral最適化 |
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| Outline of Annual Research Achievements |
メモリ局所性の高位最適化技術をFPGAアクセラレータ向けに展開する取り組みとして、Maxeler社のカスタムアクセラレーションシステムにおける多階層メモリに焦点を当て、開発を行った。特に、ピアソンの相関係数を求めるプログラムについて、最適なオンボードDRAMへのデータアクセスパターンに特化されたメモリコマンド生成器の設計を行い、その有用性の評価を行った。評価の結果、FPGAにて192並列の計算カーネルを実装し、1.4GB程度のサイズの配列に対してCPUの参照実装に対して8倍程度の速度向上が得られることを示すと同時に、メモリ参照局所性の高位最適化の基本原理の1つである多階層メモリの活用による実行速度改善の効果がFPGAアクセラレータの環境で実証された。
高位最適化のアルゴリズムと自動化については、LLVM+Pollyの環境で開発しているメモリ局所性の高位最適化技術を、FPGAアクセラレータに加えて、メニーコア型アクセラレータとして普及しつつあるXeonPhiにも適応し評価を行った。特に、高位最適化の中でもループタイリングが性能に与える影響が最も大きいであろうという着想の下、タイルサイズ選択機構を独自のロードバランス見積もりとHill-Climbing法による探索の併用による数理最適化モデルにより実装した。評価実験の結果、メニーコア環境においては既存のコスト関数に基づく手法では達成できなかった性能向上が得られることが分かった。
これらの研究成果は国際的にはICAICTA2018におけるKeynote講演、Journal first publicationモデルに基づくACMの論文誌TACOでの論文出版およびHiPEAC2019での口頭発表、IEEE COOL Chips 22におけるポスター発表のほか、国内の研究会において発表し該当分野の研究者らと深く議論することを行った。
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| Current Status of Research Progress |
Current Status of Research Progress
3: Progress in research has been slightly delayed.
Reason
研究代表者がH30年4月に所属研究機関を移動したことに伴い、実験設備や実験環境について再構築および再設定を行う必要があった。研究実施場所の変更に加えて、他の業務の立ち上げにも予想以上の時間がかかったことによる多忙も重なり、研究が当初計画からやや遅れる状況となった。
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| Strategy for Future Research Activity |
研究計画を1年延長し、予定していたCPU/FPGA密結合型アクセラレータへの展開や総合的な評価を行う。CPU/FPGA密結合型アクセラレータとしては、Xilinx社のZynqのようなFPGA/CPU混載型SoCを活用することを計画している。また、H30年度に引き続き、適宜、研究協力者に実験の補助を依頼し、評価の効率化を図る予定である。H30年度に基盤となる実験環境やソフトウェア開発環境の整備は完了しているので、円滑かつ効果的に進めることができる予定である。
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| Causes of Carryover |
研究代表者の所属研究機関移動に伴う研究計画の若干の遅れより、研究成果発表に伴う国内外への出張の回数が計画より少なかったため、次年度使用額が生じた。今後、論文として研究成果をまとめ、積極的に発表を行う計画である。
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