2017 Fiscal Year Research-status Report
Developement of Design Methodology for LSI Circuits with Tolerance for Delay Variation and Aging
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17K12661
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| Research Institution | The University of Aizu |
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Principal Investigator |
小平 行秀 会津大学, コンピュータ理工学部, 上級准教授 (00549298)
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| Project Period (FY) |
2017-04-01 – 2020-03-31
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| Keywords | 集積回路設計自動化 / 遅延ばらつき / 経年劣化 / 歩留まり改善 / 遅延調整可能素子 |
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| Outline of Annual Research Achievements |
LSI の微細加工技術の進歩により，回路の動作速度の向上，消費電力の削減などの集積回路の性能の向上が進んでいる一方，遅延ばらつきと経年劣化による集積回路の誤動作が問題となっている．本研究では，製造後に遅延値を変更できる素子(PDE)をクロック回路に挿入することで，遅延ばらつきや経年劣化による誤動作から回路を回復させる機構を持つ，信頼性の高い集積回路の設計支援システムを開発することを目的とする．
本年度はまず，PDEの構造について検討を行った．既存のPDEでは，選択される遅延値によらず，PDEの入力の信号がスイッチングするとPDE内の全ての回路素子が必ずスイッチングするため，余分な動的電力が消費される．そこで本年度，デマルチプレクサを利用したPDEの構造を提案した．この構造にすると，選択されない遅延値の回路素子はスイッチングしないので，従来のPDEよりも動的消費電力が減少する．計算機実験により，35回路の平均で55.7%の消費電力が削減されることを確認した．
さらに，挿入するPDEの個数をクラスタリング手法により削減する手法について検討を行った．既存の研究では，全ての記憶素子に対して1つのPDEを挿入したため，面積と消費電力のオーバーヘッドが大きくなった．そこで，複数の記憶素子を1つのクラスタにまとめ，1つのクラスタに対して1つのPDEを挿入することで挿入するPDEの個数を減少させるクラスタリング手法を提案した．提案手法は，与えられた目標のPDE数を満たすクラスタリングを得る． 計算機実験では，挿入するPDEの個数を25%に削減すると，多少歩留まりの改善率が低下するものの，35回路の平均で40%の回路面積と22.3%の消費電力が削減されることを確認した．
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| Current Status of Research Progress |
Current Status of Research Progress
1: Research has progressed more than it was originally planned.
Reason
本年度は，PDEの構造とクラスタリング手法について検討を行った．PDEの構造を変更することで平均55.7%の低電力化を実現し，さらにクラスタリングを行うことで平均22.3%の低電力化を実現しており，2つの方法を合わせることで平均65.7%の低電力化を実現した．また，平均40%の回路面積の削減も確認した．これらの計算機実験により，多少歩留まりの改善が低下するものの，小面積化と低電力化を実現することを確認した．
当初の計画では，クラスタリング手法の検討は平成30年度に実施する予定であったので，当初の計画以上に研究が進捗している．
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| Strategy for Future Research Activity |
本年度に提案した設計フローでは，遅延ばらつきを考慮した論理シミュレーションを行う際にモンテカルロシミュレーションを実施しているため，大規模な回路に対して提案設計フロー手法を適用すると計算時間が長い．そこで，平成30年度には，計算時間を削減するための設計フローを検討する．
さらに，VDECを通じてRohm0.18umの設計ライブラリを用いて，ゼロスキュー方式と本研究で開発するPDEを挿入するクロック同期方式の両方の回路を実装したチップの試作を行うことを目指す．
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Research Products
(2 results)
