2019 Fiscal Year Annual Research Report
Development of Design Methodology for LSI Circuits with Tolerance for Delay Variation and Aging
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17K12661
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| Research Institution | The University of Aizu |
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Principal Investigator |
小平 行秀 会津大学, コンピュータ理工学部, 上級准教授 (00549298)
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| Project Period (FY) |
2017-04-01 – 2020-03-31
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| Keywords | 集積回路設計自動化 / 遅延ばらつき / 経年劣化 / 歩留まり改善 / 遅延調整可能素子 |
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| Outline of Annual Research Achievements |
LSIの微細加工技術の進歩により，回路の動作速度の向上，消費電力の削減などの集積回路の性能の向上が進んでいる一方，遅延ばらつきと経年劣化による集積回路の誤動作が問題となっている．本研究では，製造後に遅延値を変更できる素子(PDE)をクロック回路に挿入することで，遅延ばらつきや経年劣化による誤動作から回路を回復させる機構を持つ，信頼性の高い集積回路の設計支援システムを開発することを目的とした．
昨年度までの研究において，消費電力を削減するためのPDEの構造と，PDEの個数を削減するためのクラスタリング手法を提案した．特にクラスタリング手法を用いることで，歩留まりの改善率が低下するものの，回路面積と消費電力が削減されることを確認した．しかし，このクラスタリング手法は予め作成したクロック木の構造の中で最終段以外の構造を変更しない．クロック木の構造を変更することで，さらなる歩留まり向上と消費電力の向上が期待される．
そこで本年度は，最終段以外のクロック木の構造も変更するクラスタリング手法を提案した．提案手法は小規模な回路でも歩留まりを向上することができたが，特に大規模な回路において，既存のクラスタリング手法と比較し，歩留まりの向上と消費電力の削減が実現された．
また，本年度は，昨年検討した市販のEDAツールによって統計的静的遅延解析を実行し，得られたばらつき予測を元に記憶素子間でのモンテカルロシミュレーションを実行することで，計算時間を削減する手法の評価を行った．既存のゲートレベルでのモンテカルロシミュレーションと比較し，100倍程度の高速が実現された．
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Research Products
(2 results)
