2017 Fiscal Year Research-status Report
Research on Ultra-Low Power Ring-Oscillator Based Frequency Synthesizer for Wireless Sensor Nodes
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17K14684
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| Research Institution | Tokyo University of Science |
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Principal Investigator |
徐 祖楽 東京理科大学, 工学部電気工学科, 助教 (50778925)
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| Project Period (FY) |
2017-04-01 – 2020-03-31
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| Keywords | 位相同期回路 / 極低消費電力PLL |
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| Outline of Annual Research Achievements |
29年度の本研究において、計画の通り、全体システム検討および回路ブロックの低消費電力化を行った。全体システム検討について、研究対象としての位相同期回路（PLL）のアーキテクチャーを確定でき、PLLの基本動作をシミュレーショで検証した。位相雑音を含めたリング発信器のシステム検証用モデルを提案した。このモデルを用いてより早い段階で発信器ノイズのシステムへの影響を検証できることにより、開発効率を向上した。本研究課題の一つは、消費電力と位相雑音のトレードオフであるため、消費電力を大きく増やせずに位相雑音の低減手法を検討した。前述のモデルを用いてシミュレーショした結果、約5dBのノイズ低減ができ、理論上の有効性を証明した。PLLにおける位相検出器の低電力化のため、発信器のマルチフェーズを生かした手法を提案し、シミュレーショで検証した。アーキテクチャーの最適化及び各回路ブロックの低消費電力化を見通し、1mW以下の消費電力が可能であることが分かった。回路ブロックの低消費電力化について、PLLのハートとしての発信器を低消費電力化してチップを試作した。65 nm のプロセスで仕様通りに3GHｚにおいて0.4 mWの消費電力をシミュレーショで確認した。30年度にチップ測定予定である。
29年度の成果物としては、論文誌にて1点掲載し、実証するためのチップ試作を1回行った。前述の通り、PLLの仕様およびアーキテクチャーも確定でき、これらの結果を踏まえ、30年度に全体の回路を設計してチップ試作する予定である。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
29年度には、計画の通りにシステム検証および回路の低消費電力化を行った。仕様とアーキテクチャーを確定でき、消費電力と位相雑音を見通した。これらの結果は次年度に全般的な回路設計のベースとなった。ただ、当時に選んだより安価な半導体プロセスは、PDK（process design kit）やトランジスターモデルの使いにくい点があり、慣れるのに予想以上に時間が掛かった。チップ製造時間もより長く掛かるため、チップ評価も遅くなる予想している。今後、以前に慣れた性能も製造スピードも上位のプロセスを使用する予定であるため、次年度の回路全般的設計が順調に進められると予想している。
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| Strategy for Future Research Activity |
計画の通りに29年度の研究結果を踏まえ、回路を設計してチップ試作する予定である。近年、他研究グループより極低消費電力PLLの研究発表も増えて行っており、研究動向調査を通して最新成果および提案手法を参考にした上、研究を行う予定である。
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| Causes of Carryover |
29年度のチップ試作料およびパッケージ料は、30年度に請求されるとなっている。29年度の旅費も、他研究費より支出しました。それによって、次年度使用額が発生した。
次年度の使用額は、上記のチップ試作料およびパッケージ料の一部として支出し、チップ測定に必要な電子部品なども次年度の使用額より支出する予定である。
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