2018 Fiscal Year Research-status Report
Research on Ultra-Low Power Ring-Oscillator Based Frequency Synthesizer for Wireless Sensor Nodes
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17K14684
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| Research Institution | The University of Tokyo |
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Principal Investigator |
徐 祖楽 東京大学, 大規模集積システム設計教育研究センター, 特任講師 (50778925)
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| Project Period (FY) |
2017-04-01 – 2020-03-31
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| Keywords | 極低消費電力PLL / 位相同期回路 |
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| Outline of Annual Research Achievements |
30年度には、提案する位相同期回路のジッタと消費電力のトレードを解析し、シミュレーションを加速するモデリング方法を開発し、building blockの研究開発を続けた。まずは、本研究において重要なFractional-N同期方式を提案して検証した。多段リング発振器の位相関係を利用して位相検出器（PD）とデジタル時間変換器(DTC)に組合せ、後者らの範囲を短縮することを可能にした。これによって、位相検出器とデジタル時間変換器の消費電力、ジッタ、および面積も低減できた。提案方式により、3段リング発振器の位相関係を利用することでDTCの範囲が1/3までに短縮できた。本DTCの消費電力、ジッタ、および面積も約従来の1/3になった。また、本研究に使用予定であるType-I PLLのジッタ、消費電力、ループ遅延について解析した。解析した結果に基づいて回路を設計する予定である。システム検証を加速する完全RTLシミュレーションモデルを開発し、ループ動作と位相雑音などを検証した。去年に提案した消費電力と位相雑音のトレードオフを解消する手法をこのモデルを使ってPLL全体のジッタについてシミュレーションした。ジッタを約1/3までに抑えることが可能ということが分かった。位相検出器のための小面積アナログ回路デジタル変換器も提案して試作した。0.0053 mm^2 面積、4.4-bit有効ビットを達成した。最後に、前述の多段位相関係を利用した同期方式やDTCをPLLに実装してチップ評価をした。rmsジッタが約1ps、消費電力が約3.8 mWという性能を達成した。提案した同期方式、DTCの性能などを確認した。
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| Current Status of Research Progress |
Current Status of Research Progress
3: Progress in research has been slightly delayed.
Reason
コア技術の提案、システム検証、およびbuilding blockを開発して動作と性能を確認したが、最終システムまで組み立てていなく、全体消費電力の見積もりもできていないため、進捗としてはやや遅れていると考える。提案した同期方式とノイズキャンセル技術に不可欠な校正手法の開発に予想以上の時間がかかった。校正部の消費電力が全体消費電力にの割合も要検討であるため、工夫する必要がある。
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| Strategy for Future Research Activity |
30年度の研究結果を踏まえ、回路設計を完成し、試作して評価する予定である。31年度に全体アーキテクチャまで組合せ、極低消費電力PLLを実現する予定である。
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| Causes of Carryover |
30年度に採択された論文の投稿料、国際発表旅費、およびチップ評価のための電子部品代などまだ未支払い状態であるため、次年度に支出する予定である。31年度には、チップ試作、基板製作、論文投稿料、旅費などにも本助成金を使用する予定である。
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