Research on Ultra-Low Power Ring-Oscillator Based Frequency Synthesizer for Wireless Sensor Nodes

2019 Fiscal Year Annual Research Report

• Project/Area Number: 17K14684
• Research Institution: The University of Tokyo
• Principal Investigator: 徐 祖楽 東京大学, 大学院工学系研究科(工学部), 特任講師 (50778925)
• Project Period (FY): 2017-04-01 – 2020-03-31
• Keywords: 極低消費電力PLL / 位相同期回路

Outline of Annual Research Achievements

Sub-mW消費電力Fractional-Nリング型周波数シンセサイザ（PLL）を設計し、CMOS 65nmプロセスで試作した。全体回路および各ブロックの低消費電力化を行った。Sampling位相検出器を用い、in-bandノイズを低減しながら、広いループ帯域幅で発振器位相雑音を抑制する。サンプリング回路の後段にswitched-capacitor型ループフィルタを用い、簡潔な構成によって全体消費電力を抑える。ただし、従来のこのようなアーキテクチャは主にtype-I型で、fractional-Nに不向きという課題がある。本研究では、デジタル積分器を追加し、hybrid fractional-N PLLを提案した。従来のhybrid PLLと異なり、本研究では、発振器制御用DA変換器の消費電力と面積をなくすことができる新規回路を提案した。発振器には、sub-mW消費電力で数GHzまで発振することが必要である。一方、段数を増やすほど消費電力が上がり、発振周波数が下がるという課題がある。この課題に対して、2段リング発振器を設計し、トランジスタのサイズ決めとレイアウトの寄生成分の減少に工夫した。チップ評価する予定であるが、シミュレーション結果でまとめると、2.4-GHz出力周波数において約0.5 mW消費電力、約3 ps rms jitterを達成できると予想する。0.9 ～ 1.2 V発振器電源電圧に対して周波数範囲が1.8 ～ 3.4 GHzと予想する。分周期を加えれば主なIoT通信周波数帯に対応できることが分かる。また、起動時間は逐次比較coarse tuningおよび広いループ帯域幅によって約1 μsとなる。全体回路面積が0.048mm^2である。チップ評価した後に投稿予定である。