2017 Fiscal Year Research-status Report
電源電圧0.1V動作に向けたトランジスタの特性ばらつきの自己収束機構に関する研究
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17K18866
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| Research Institution | The University of Tokyo |
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Principal Investigator |
平本 俊郎 東京大学, 生産技術研究所, 教授 (20192718)
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2017-06-30 – 2019-03-31
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| Keywords | MOSFET / 大規模集積回路 / 特性ばらつき / SRAM / 低電圧 |
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| Outline of Annual Research Achievements |
本研究の目的は，大規模集積回路(VLSI)の超低エネルギー化を目指し，超低電圧で動作するVLSIを実現するための挑戦的基礎研究を行うことである．動作電圧0.1Vという超低電圧下では，トランジスタの特性ばらつきにより一般に回路は正常に動作しない．そこでVLSIの安定動作を狙い，研究代表者が考案したストレス電圧印加による「しきい値電圧自己収束機構」を用いる．これは，電源線に高い電圧を短時間印加するだけで，自動的にトランジスタのしきい値電圧が一定値に収束するメカニズムである．
今年度は，スタティックランダムアクセスメモリ(SRAM)において，ストレス電圧を複数回に分けて印加し特性ばらつきを自己収束させる方法を提案した．SRAMセルは，トランジスタの特性ばらつきにより特に低電圧においてセルの安定性が劣化し，一部のビットではエラーが発生し情報を保持できなくなることが知られている．1回のストレス電圧印加では，不安定なセルは安定性が改善するが，もともと安定だったセルはストレスにより不安定になるという欠点があった．1024ビットのSRAMセルに続けて3回ストレス電圧を印加し自己収束させたところ，1回のストレス電圧印加の場合に比べて，より効果的に特性ばらつきを自己収束させることができ，その結果，SRAMセルの不安定性を改善し，情報保持エラーが発生する最低電圧を引き上げることができることを実測により実証することに成功した．この自己収束機構により，SRAMセルを従来よりより低電圧で動作させることができることが明らかとなった．
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
SRAMにおける特性ばらつきの自己修復機能を，複数回のストレス電圧印加により，より効果的に行えることを実証するなど，研究計画はおおむね順調に進展している．
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| Strategy for Future Research Activity |
ストレス電圧を印加する条件を最適化するとともに，スタティックランダムアクセスメモリの保持電圧以外の自己収束機構について，実測ベースの検討を進めていく．
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| Causes of Carryover |
研究成果を投稿した国際会議が日本開催であったため，旅費が予想を下回り，次年度使用額が生じた．H30年度は海外旅費に充てる予定である．
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