2018 Fiscal Year Annual Research Report
Self-Convergence Mechanism of Transistor Characteristics Variability for 0.1V Operation
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17K18866
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| Research Institution | The University of Tokyo |
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Principal Investigator |
平本 俊郎 東京大学, 生産技術研究所, 教授 (20192718)
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2017-06-30 – 2019-03-31
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| Keywords | MOSFET / 大規模集積回路 / 特性ばらつき / SRAM / 低電圧 |
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| Outline of Annual Research Achievements |
本研究の目的は，大規模集積回路(VLSI)の超低エネルギー化を目指し，超低電圧で動作するVLSIを実現するための挑戦的基礎研究を行うことである．動作電圧0.1Vという超低電圧下では，トランジスタの特性ばらつきにより一般に回路は正常に動作しない．そこでVLSIの安定動作を狙い，研究代表者が考案したストレス電圧印加による「しきい値電圧自己収束機構」を用いる．これは，電源線に高い電圧を短時間印加するだけで，自動的にトランジスタのしきい値電圧が一定値に収束するメカニズムである．
昨年度は，ばらつきが小さいSOI基板上のスタティックランダムアクセスメモリ(SRAM)において，ストレス電圧を複数回に分けて印加し特性ばらつきを自己収束させる方法を提案した．本年度は，よりばらつきの大きなバルク基板上のSRAMにおいても本提案が有効であることを示すための実験を行った．SRAMセルは，トランジスタの特性ばらつきにより特に低電圧においてセルの安定性が劣化し，一部のビットではエラーが発生し情報を保持できなくなることが知られている．SRAMにストレス電圧を印加すると，しきい値電圧Vthがもともと低いトランジスタのVthがストレスにより上昇し，セルの安定性が「自己収束」する．バルクSRAMはばらつきが大きく不安定なセルが多数存在するが，1回のストレス電圧印加の場合に比べて，3回のストレス印加により，不安定なセルの安定性が大幅に向上する．一方，もともと安定なセルにおいては，3回に分けてストレスが印加されることによりストレスの向きがかわり，安定性の劣化が抑制される．実験の結果，情報保持エラーが発生する最低電圧を引き上げることができることを実証することに成功した．この自己収束機構により，SRAMセルを従来より低電圧で動作させることができることが明らかとなった．
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