2007 Fiscal Year Annual Research Report
超高速・超低消費電力バランスドフルCMOSシステムLSIの研究
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18002004
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| Research Institution | Tohoku University |
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Principal Investigator |
大見 忠弘 Tohoku University, 未来科学技術共同研究センター, 教授 (20016463)
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| Co-Investigator(Kenkyū-buntansha) |
白井 泰雪 東北大学, 未来科学技術共同研究センター, 准教授 (70375187)
北野 真史 東北大学, 未来科学技術共同研究センター, 准教授 (60420048)
寺本 章伸 東北大学, 未来科学技術共同研究センター, 准教授 (80359554)
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| Keywords | 半導体電子工学 / 半導体製造工学 |
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| Research Abstract |
Si(100)面ウェハを酸素および水分を徹底的に減らしたAr雰囲気中1200℃で熱処理を行うことにより、ウェハ表面がSi原子1層(0.135nm)のステップと凹凸の無いテラスから形成される原子オーダーで平坦な表面を実現した。得られた原子オーダー平坦表面を従来の熱酸化法により酸化膜を形成すると、酸化膜/シリコン基板界面が荒れてしまうのに対し、酸素ラジカルにより形成した酸化膜/シリコン基板界面は原子オーダーの平坦性を保つことを明らかにした。また、従来のRCA洗浄ではシリコン表面が荒れてしまうのに対し、アルカリ水溶液を使用しない室温5工程洗浄では、ラフネスを増加させないことを明らかにした。上記原子オーダー平坦化、室温5工程洗浄、ラジカル酸化膜を含む新しい製造技術を用いてMOSFET作製し電気的特性を評価した結果、ゲート絶縁耐圧の向上(14.8eV→16.3eV)、1/fノイズの2桁低減、S値ばらつきの低減(1.8mV/dec→0.3mV/dec)に極めて有効であることを明らかにした。
MOSFETのソース・ドレイン領域との低抵抗コンタクトを実現するためには、n^+、P^+シリコン層と電極材料との仕事関数差を0.3eV以下することが重要であることを示した。また、PMOSFETのソース・ドレイン低抵抗コンタクト材料としてPd_2Siを選択すること、およびP+領域へのダメージを抑制することにより、コンタクト抵抗率を7.97×10^<-10>Ωcm^2まで低減可能であることを明らかにした。
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Research Products
(36 results)
