2008 Fiscal Year Annual Research Report
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18063006
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| Research Institution | The University of Tokyo |
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Principal Investigator |
平本 俊郎 The University of Tokyo, 生産技術研究所, 教授 (20192718)
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| Co-Investigator(Kenkyū-buntansha) |
更屋 拓哉 東京大学, 生産技術研究所, 助手 (90334367)
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| Keywords | MOSFET / 半導体 / 特性ばらつき / しきい値電圧 / 不純物揺らぎ / 微細化 / VLSI / 正規分布 |
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| Research Abstract |
半導体トランジスタの微細化に伴い,同じサイズであっても特性が個々のトランジスタで異なる特性ばらつきの問題が顕著になっている.本研究では,、集積回路向けバルクMOSトランジスタの特性を三次元シミュレーションで解析することにより微細MOSトランジスタの特性ばらつきの原因を検討した.シミュレーションで考慮したばらつき要因は,ポリシリコンゲート電極のランダムな粒界によるばらつき,酸化膜界面の固定電荷ゆらぎ,ゲート酸化膜厚さのばらつき等である.三次元シミュレーションの結果を最先端の65nm技術で作製した微細MOSトランジスタの実測特性データと比較した結果,これらの要因は特性ばらつきの主要な原因ではなく,離散不純物ゆらぎが支配的なばらつき要因であることが明らかとなった.さらに,チャネル幅が極めて細いシリコンナノワイヤトランジスタの特性についても評価を行った.ナノワイヤの幅が40nm以下というナノデバイスにおいては,ワイヤ幅が狭くなるにしたがい,移動度が急激に劣化するという現象を見いだし,将来のナノデバイスにおいてワイヤ幅の揺らぎが特性ばらつきの要因となる恐れがあることを指摘した.ナノワイヤトランジスタの移動度を低温で評価した結果ワイヤ幅の狭いトランジスタにおける移動度の劣化はクーロン散乱と表面ラフネス散乱に起因することを明らかにし,ナノサイズのトランジスタ作製において作製プロセスによる損傷や凹凸が特性ばらつきに大きく影響することを示した.
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