2008 Fiscal Year Self-evaluation Report
Signal Integrity of Nano-Scale interconnect and Circuit
| Project/Area Number |
18063008
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| Research Category |
Grant-in-Aid for Scientific Research on Priority Areas
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| Allocation Type | Single-year Grants |
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| Review Section |
Science and Engineering
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| Research Institution | Tokyo Institute of Technology |
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Principal Investigator |
MASU Kazuya Tokyo Institute of Technology, 統合研究院, 教授 (20157192)
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| Project Period (FY) |
2006 – 2009
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| Keywords | ナノ配線 / シグナル・インテグリティ / インテグリティ / 揺らぎ / ばらつき |
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| Research Abstract |
2013年には最小加工寸法(ハーフピッチ、hpと称される)32nmで高性能信号処理チップではチップ面積(140mm2)上に15億個のトランジスタを集積(Integration)し、回路ブロック中では10GHz以上のクロック信号で動作させようとしている。LSI上の多層配線構造における信号伝送は、加工揺らぎや物理限界に起因するデバイスや配線などの特性揺らぎやばらつき、さらにはintegrationされたときの隣接配線間のCross Talk雑音などによってますます厳しくなっている。
本研究では、加工寸法で言えば32nm以降のナノスケールデバイスやナノ配線を集積化したときの、物理的な揺らぎの影響や多数の回路や配線を集積化したときに生じるクロストークなどの相互干渉の影響を定量的に評価、予測し、集積化設計技術として構築する。具体的には、まずナノ金属及びカーボンナノチューブ(CNT)やウォール(CNW)の電気伝導、特に高周波(110GHz)信号伝搬特性を明らかにする。次に、ナノデバイス、ナノ配線を集積化したときの回路性能、回路特性揺らぎ、ジャングルのような長距離多層配線構造内における100GHz の周波数成分を有する信号伝送の揺らぎやクロストーク評価を行い、ナノデバイス集積におけるシグナルインテグリティ研究を行う。アウトプットとして、信号伝送モデルや揺らぎモデルとして提示し、ナノメータデバイス集積化指針の構築を目指す。
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Research Products
(12 results)
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[Remarks] 本研究の基礎となった研究について2003年に出願していた特許が米国で認められた。
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[Remarks] 益 一哉、岡田健一、伊藤浩之、「集積回路の並走配線」、特許第4210248号(登録日:平成20年10月31日)、 Kazuya Masu, Kenichi Okada and Hiroyuki Ito, "Parallel wiring and integrated circuit", USP 7,504,587, (Date Issued: March 17, 2009)
