2006 Fiscal Year Annual Research Report
ハードウェア・ソフトウェア協調型高効率マルチスレッドスケジューリングに関する研究
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18300011
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| Research Institution | Tohoku University |
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Principal Investigator |
小林 広明 東北大学, 情報シナジー機構, 教授 (40205480)
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| Co-Investigator(Kenkyū-buntansha) |
中村 維男 東北大学, 大学院情報科学研究科, 教授 (80005454)
鈴木 健一 東北大学, 大学院情報科学研究科, 講師 (50300520)
滝沢 寛之 東北大学, 大学院情報科学研究科, 講師 (70323996)
江川 隆輔 東北大学, 大学院情報科学研究科, 助手 (80374990)
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| Keywords | マルチコアプロセッサ / スレッドスケジューリング / フェアキャッシュスケジューリング / スレッド特微量 / 省電力プロセッサ設計 |
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| Research Abstract |
本年度は、マルチコアプロセッサの潜在能力を最大限に引き出すための最適化スレッドスケジューリング技術をハードウェアとソフトウェアの両面から検討を行った。まず、個々のスレッドが必要とするハードウェア資源量の事前予測法とその予測に基づき最適な組み合わせを実現するSMTスケジューリング機構の設計・評価を行った。スレッドが必要とするハードウェア資源の予測のために、個々のスレッドの演算ユニットと命令ユニットの利用率からSMT優先度と呼ぶスレッド特徴量を定義し、複数のスレッドをSMTで実行する際にはSMT優先度の和が最大となる組み合わせを選択することにより、マルチコアプロセッサあたりのIPC(Instructions per Cycle)を最大にすることが可能になることを明らかにした。次に、複数のスレッドを複数のコアに割り当てる場合、非重複分散レジスタファイルの負荷分散と通信量削減を両立することが重要であることから、これを考慮した新しいスレッドスケジューリングアルゴリズムと提案し、性能と電力の両面から性能評価を行なった。さらに,レジスタファイル間の通信を支援するハードウェア構成、および乗算回路の部分積削減演算の高い並列性を有効に利用することで乗算回路の回路規模削減,及び低所電力化を実現する小規模,かつ低消費電力な乗算回路を提案した。
マルチコアプロセッサに集積される大規模共有キャッシュのコア間割り当て最適化に関しては、割当てられたキャッシュ量あたりの性能最大化を実現する電力最適化動的フェアキャッシュ機構を考案し、性能評価を通してその有効性を明らかにした。本キャッシュ機構では、それぞれのコアで実行されるスレッドの必要キャッシュ容量を動的に評価し、その割り当てを行うとともに、不要なキャッシュ領域を積極的に開拓することにより消費電力最適化を実現するものである。
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[Journal Article] Future Design Strategy of Combinational Logic Circuits2006
Author(s)
Ryusuke Egawa, Tasku Ito, Tomoyuki Inoue, Jubei Tada, Ken-ichi Suzuki, Tadao Nakamura
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Journal Title
Proceedings of The Fourth International Conference on Information, the Fourth Irish Conference on the Mathematical Foundations of Computer Science and Information Technology' 06 (Information-MFCSIT'06)
Pages: 110-113
