2007 Fiscal Year Annual Research Report
ハードウェア・ソフトウェア協調型高効率マルチスレッドスケジューリングに関する研究
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18300011
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| Research Institution | Tohoku University |
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Principal Investigator |
小林 広明 Tohoku University, 情報シナジー機構, 教授 (40205480)
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| Co-Investigator(Kenkyū-buntansha) |
中村 維男 東北大学, 名誉教授 (80005454)
鈴木 健一 東北大学, 大学院・情報科学研究科, 講師 (50300520)
滝沢 寛之 東北大学, 大学院・情報科学研究科, 講師 (70323996)
江川 隆輔 東北大学, 情報シナジー機構, 助教 (80374990)
佐藤 幸紀 北陸先端科学技術大学院大学, 情報科学センター, 助教 (30452113)
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| Keywords | SMT / CMT / スレッドスケジューリング / 消費電力最適化 / 共有キャッシュ分割 / マルチコアプロセッサ |
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| Research Abstract |
本年度は、18年度で得られた基本設計に対する詳細設計を行い、その性能評価結果から最適化にも取り組んだ。先ず「コア内・コア間スケジューリングに関する研究」では、SMTプロセッサの共有資源競合をシミュレーションにより解析し、実行時性能予測に基づくスレッドスケジューリングに関する重要な知見が得られた。さらに、コア内のデータパスを複数に分割し、ハードウェア構造を単純化するというクラスタ型データパスの高効率性をシミュレーションにより実証することを試みた。データパスを分割しクラスタ化した際には適切なレジスタ割付が重要だという知見から、データ依存性に基づきレジスタ割付を効率化する命令スケジューリングアルゴリズムを設計し、ベンチマークにより評価を行った。その結果から、提案手法は処理性能を維持しつつ低消費電力化が可能になることが分かった。さらに「動的電力最適化共有キャッシュフェアスケジューリング機構に関する研究」では、マルチコアプロセッサの共有キャッシュにおける競合を回避し、かつ不要なキャッシュウェイへの電源供給を停止することにより高性能と低消費電力の両立を実現するウェイアロケーション型共有キャッシュ機構を提案し、その処理性能、低消費電力化能力、および制御に必要な追加ハードウェアのコストを定量的に評価し、有効性と実現可能性を確認した。これら2つのサブテーマに関連して、ウェーブパイプラインによる消費電力最適化演算器構成方式、ベクトル処理のための高メモリ帯域幅を実現するベクトルキャッシュ機構、キャッシュアクセス時間を短縮可能なロウアンドカラムキャッシュをそれぞれ提案し、マルチスレッドアプリケーションの省電力高性能実行を実現する次世代メモリシステムアーキテクチャについて検討し、重要な知見を得た。
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