| Research Abstract |
多値非同期データ転送技術を活用した高性能LDPCデコーダVLSIでは,バリアブル・ノードとチェック・ノード間のデータ転送を非同期化することで,データ転送ボトルネックを解消し,処理の高速化と低消費電力化を達成していくことを目的とする.本年度は,昨年度まで検討した非同期LDPC復号アルゴリズムの効率化手法として,非同期化により転送されたデータの到来に遅延や欠落が生じても,LDOC復号化処理自体は適切に収束するフラッティングアルゴリズムの有用性を,大規模な同期式LDPCデコーダ上にて検証した.すなわち,1024ビットLDPCデコーダLSIをレイアウト設計までし,長配線部分にレジスタを挿入して時分割して転送するアーキテクチャを考案した.長配線で接続されたノード間は,レジスタが挿入されているため,2クロックで新しいデータが更新される.一方,短配線部分は毎クロックごとデータが更新されるため,各ノードにおいては,一部のデータのみが更新される状況となる.このアーキテクチャを活用することで,復号化データ収束までのイタレーション(繰り返し)回数は多少増加するが,長配線がなくなるため,クロック周波数を2倍程度向上できる.実際,1024ビットLDPCデコーダLSIにおいて,従来手法による実現と比較し,1.65倍の高性能化に成功した.また,この基本動作を検証するため,256ビットLDPCデコーダLSIを90nmCMOSプロセスで試作し,良好な復号処理が実施できることを確認した.また,上記技術をさらに加速できる非同期化を達成するための電流モード多値回路技術についても,ノイズ耐性を含めた改良方法を考案した.これらに関する主な研究成果は,多値論理研究で最も権威のある国際会議ISMVL(2007年5月)に3件採択・発表される共に,2007年8月MWSCASに採択・発表,2007年8月企画の電子情報通信学会・特集号論文に2件採択(2008年4月号に掲載)などであり,国内外の学会にて一定の評価を得た.
|
