2006 Fiscal Year Annual Research Report
VLSIパッケージのための配線自動合成システムの構築
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18500034
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Grant-in-Aid for Scientific Research (C)
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| Research Institution | Tokyo Institute of Technology |
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Principal Investigator |
高橋 篤司 東京工業大学, 大学院理工学研究科, 助教授 (30236260)
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| Keywords | BGA / パッケージ / 自動配線 / ビア割当 / 配線混雑度 / 配線禁止領域 / グラフ / 逐次改善 |
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| Research Abstract |
本研究は,1チップが搭載された2層BGAタイプパッケージに対する実用的な自動配線合成システムの構築を目的としている.システムが対象とする問題では,フィンガー端子がパッケージ基板の内周の第1層に配置され,ボール端子はその外側にアレイ状に第2層に配置される.接続要求はフィンガー端子とボール端子の対が2端子ネットとして与えられ,それらを第1層配線,第2層配線,および第1層配線と第2層配線を接続するビアを用いて接続することが求められる.また,それぞれのネットは電気滅金を行ないパッケージの信頼性を低コストで実現するためにパッケージ外周のリングと接続することが求められる.システムは,パッケージの配線領域を4分割しそれぞれの配線領域に対する配線要求を実現する.すなわち,各配線領域では,フィンガー端子が配線領域外周の1辺の第1層に置かれ,ボール端子は配線領域内にアレイ状に第2層に配置され,フィンガーとボールの接続が要求される.従来のシステムでは,第1層の配線を順向に制限しビア割当を逐次的に修正することで配線混雑度の低い配線パターンを生成していた.しかし,第2層の配線可能性は必ずしも保証されず,配線禁止領域に対する配慮も不十分であり,必ずしも設計者が満足できる配線パターンを生成できてはいなかった.そこで,第2層の配線領域に対応するグリッドグラフを生成し,ビア割当に応じてグリッドグラフ上で実際に配線経路を生成することで第2層の配線可能性を保証するとともに,配線混雑度の低減に効果が高いビア割当の修正法を採り入れた.また,配線領域周囲に存在する製造時に用いられるマーカなどの障害物に対応する配線禁止領域を考慮するように機能を拡張した.その結果,システムにより得られる配線パターンの評価が向上するとともに,システムの高速化が実現した.
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Research Products
(4 results)
