2007 Fiscal Year Annual Research Report
VLSIパッケージのための配線自動合成システムの構築
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18500034
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| Research Institution | Tokyo Institute of Technology |
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Principal Investigator |
高橋 篤司 Tokyo Institute of Technology, 大学院・理工学研究科, 准教授 (30236260)
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| Keywords | BGA / パッケージ / 自動配線 / ビア割当 / 配線混雑度 / 配線禁止領域 / グラフ / 逐次改善 |
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| Research Abstract |
本研空は、フィンガー端子がパッケージ基板の内周の第1層に配置され、ボール端子がその外側にアレイ状に第2層に配置される1チップが搭載された2層BGAタイプパジケージに対する実用的な自動配線合成システムの構築を目的としている。システムが対象とする問題では、接続要求はフィンガー端子とボール端子の対が2端子ネットとして与えられ、それらを第1層配線、第2層配線、および第1層配線と第2層配線を接続するビアを用いて接続する。また、電気滅金によリパッケージの信頼性を低コストで向上させるため、それぞれのネットを滅金引出し線によりパッケージ外周のリングと接続する。従来のシステムでは、滅金引出し線を第1層で実現し第1層配線を順向に制限するとの方針に基づき、ビア割当を逐次的に修正することで配線混雑度の低い配線パターンを生成していた。しかし、第2層の配線可能性は必ずしも保証されず、配線禁止領域に対する配慮も不十分であり、必ずしも設計者が満足でぎる配線パターンを生成できてはいなかった。そこで、第2層の配線領域に対応するグリッドグラフを生成し、ビア割当に応じてグリッドグラフ上で実際に配線経路を生成することで第2層の配線可能性を保証するとともに、配線領域周囲に存在する製造時に用いられるマーカーなどの障害物に対応する配線禁止領域を考慮するように機能を拡張しつつ、配線混雑度の低減に効果が高いビア割当の修正法を採り入れた。また、第2層の配線密度が低い部分で滅金引出し線を実現する機能を追加するとともに、電源ネットに対する滅金引出し線にも対応した。その結果、システムの高速化が実現するとともに、システムにより得られる配線パターンの評価が向上した。以上により、設計技術者による配線パターンと同程度以上の配線パターンを数秒から数分程度で出力する自動配線設計システムを得ることができた。
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