2006 Fiscal Year Annual Research Report
FPGAデバイスのプロセスばらつき測定法とこれを用いた設計法の開発
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18500036
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Grant-in-Aid for Scientific Research (C)
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| Research Institution | Kyoto University |
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Principal Investigator |
越智 裕之 京都大学, 情報学研究科, 助教授 (40264957)
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| Keywords | FPGA / プロセスばらつき / 非同期回路 / 再構成デバイス / PCA |
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| Research Abstract |
当初の研究計画では、平成18年度に主として商用FPGAをターゲットとして、(1)非同期回路を設計し実装する方法の確立と、(2)その設計自動化に取り組み、平成19年度に、(3)これを用いて商用FPGA上で動作する非同期回路ベースの実用的な機能モジュールを開発する計画であった。しかし、研究全体の見通しを良くするため、平成18年度は(1)に着手しつつ、(3)を先行して進めた。ここで(3)の題材として取り上げたのはIEEE754準拠単精度浮動小数点除算器であり、Xilinx社のFPGA向けに設計、評価した。その構成は、減算シフトの反復で仮数部の除算を行うモジュールをグローバルクロックと独立にリングオシレータで発生したローカルクロックで動作させ、前後の正規化や丸めのモジュールとは非同期のインターフェースで接続しようというものである。これまでディジタルシステムの開発において同期式設計が普及しているが、クロック周波数に応じてレジスタ間の組み合わせ回路段数を最適化しなければ十分に性能を発揮することができないため、クロック周波数が異なるシステム間での設計資産の流用は困難であった。本研究のように設計資産を非同期設計するアプローチは、(1)特定のターゲットテクノロジに対し単一の設計資産で任意のグローバルクロック周波数のシステムに対応可能、(2)ローカルクロック周波数の最適化による面積効率や電力効率の改善、などが期待される。この成果は5月に電子情報通信学会VLSI設計技術研究会にて発表する予定である。
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