2007 Fiscal Year Annual Research Report
FPGAデバイスのプロセスばらつき測定法とこれを用いた設計法の開発
| Project/Area Number |
18500036
|
|---|
| Research Institution | Kyoto University |
|---|
Principal Investigator |
越智 裕之 Kyoto University, 情報学研究科, 准教授 (40264957)
|
|---|
| Keywords | FPGA / プロセスばらつき / 非同期回路 / 再構成デバイス / PCA |
|---|
| Research Abstract |
当初の研究計画では、平成18年度に主として商用FPGAをターゲットとして、(1)非同期回路を設計し実装する方法の確立と、(2)その設計自動化に取り組み、平成19年度に、(3)これを用いて商用FPGA上で動作する非同期回路ベースの実用的な機能モジュールを開発する計画であった。しかし、研究全体の見通しを良くするため、平成18年度は(1)に着手しつつ、(3)を先行して進めた。具体的にはIEEE754準拠単精度浮動小数点除算器をXilinx社のFPGA向けに設計し、評価した。これまでディジタルシステムの開発において同期式設計が普及しているが、クロック周波数に応じてレジスタ間の組み合わせ回路段数を最適化しなければ十分に性能を発揮することができないため、クロック周波数が異なるシステム間での設計資産の流用は困難であった。本研究のように設計資産を非同期設計するアプローチは、単一の設計資産で任意のグローバルクロック周波数のシステムに移植が可能であり、更にローカルクロック周波数の最適化による面積効率や電力効率の改善などが期待される。この成果は平成19年5月の電子情報通信学会VLSI設計技術研究会等で発表し、さらに10月の国際ワークショップSASIMI 2007にも採択された。
平成19年度は、平成18年度に取り組んだ非同期IEEE754準拠浮動小数点除算器を題材とし、上記(2)に取り組んだ。これにより、非同期IEEE754準拠浮動小数点除算器の合成や配置配線最適化に成功し、回路規模、スループット、消費エネルギーを大幅に改善し、同期式設計を凌駕するものを得ることがでぎた。この成果は平成20年3月の情報処理学会SLDM研究会で発表し、高く評価された。
|
