2008 Fiscal Year Annual Research Report
FPGAデバイスのプロセスばらつき測定法とこれを用いた設計法の開発
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18500036
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| Research Institution | Kyoto University |
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Principal Investigator |
越智 裕之 Kyoto University, 情報学研究科, 准教授 (40264957)
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| Keywords | FPGA / プロセスばらつき / 非同期回路 / 再構成デバイス / PCA |
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| Research Abstract |
本研究課題は、プロセスばらつきの影響を受けない非同期回路をベースとする再構成デバイスの回路方式および利用技術の確立を目指す第一歩として、技術的に成熟した既存の商用FPGA上において非同期回路を実現する設計手法の開発、および非同期回路設計資産の開発などを行うものである。
平成19年度は、平成18年度にフィージビリティスタディとして人手設計で取り組んだ非同期IEEE-754準拠単精度浮動小数点除算器を題材とし、その設計自動化フローを確立した。これにより、遅延素子段数の最適化のためのイタレーションが自動化され、また再現性よく所望の回路の配置配線結果を得られるようになった。
平成20年度は、平成19年度に開発した設計フローを改善しながら実験データを取り直し、生成される回路の性能の更なる改善に取り組んだ。この設計環境を用い、IEEE-754準拠の非同期単精度浮動小数点除算器をXilinx社のFPGAデバイスVirtex-4 (XC4VFX12)をターゲットとして実装し、5種類の動作周波数に最適化された同期式設計と比較したところ、回路規模および消費エネルギーについてはどの動作周波数においても提案除算器が優れており、スループットもほぼ同等以上の性能が得られた。この除算器は同期システムの中にも組み込んで使えるものであり、設計資産として実用的な応用も期待される。この成果は平成21年2月に英文論文誌IPSJ Trans. on System LSI Design Methodologyに掲載された。
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