2008 Fiscal Year Final Research Report
Parallel Logic Design Verification Based on Module Dependence
| Project/Area Number |
18500043
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| Research Category |
Grant-in-Aid for Scientific Research (C)
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| Allocation Type | Single-year Grants |
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| Section | 一般 |
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| Research Field |
Computer system/Network
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| Research Institution | Kyoto Sangyo University |
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Principal Investigator |
HIRAISHI Hiromi Kyoto Sangyo University, コンピュータ理工学部, 教授 (40093299)
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| Project Period (FY) |
2006 – 2008
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| Keywords | 設計検証 / モデル検査 / モジュール分割 / 共有二分決定グラフ / 並列アルゴリズム |
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| Research Abstract |
形式的論理設計検証手法として記号モデル検査を取り上げ、モジュールの依存関係や内部の制御構造に着目して変数順を決めるアルゴリズムを提案し、これにより効率を数倍から数百倍向上出来ることを示した。また、分割した遷移関係を用いるアルゴリズムの中で、値が変化しない変数を早期に削除することにより、数倍から数十倍の効率向上が得られることを示した。さらに、並列論理関数処理として動的並列化法を提案し、その有効性も示した。
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