2007 Fiscal Year Annual Research Report
ビットレベル並列性を利用したウェーブパイプライン化低電力小型演算器の設計
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18700040
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| Research Institution | Yamagata University |
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Principal Investigator |
多田 十兵衛 Yamagata University, 大学院・理工学研究科, 助教 (30361273)
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| Keywords | ウェーブパイプライン / 乗算器 / ビットレベル並列性 |
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| Research Abstract |
本研究の目的は、回路規模あたりの演算性能を最大にする演算器の開発である。近年、半導体プロセスの微細化に伴い、回路規模に比例する消費電力、すなわち静的な消費電力と動的な消費電力の割合は逆転しつつある。本研究ではこの点に着目し、回路規模あたりの演算性能という面から演算器の開発を行う。
本研究で提案する演算器は、演算に含まれるビットレベル並列性に着目し、この並列性をウェーブパイプライン化した低ビットの演算器を用いて利用する。これにより演算器の回路規模、および回路の静的な消費電力を大きく削減しつつ、演算を高速に実行することが可能になる。
平成19年度は、まずウェーブパイプライン化演算器および並列データの入力信号への変換機構の設計を行った。入力信号を生成する回路は、レジスタから入力された高ビット幅の値を一定ビットごとに分割し、分割したビット列を時間的に連続して演算器に投入する。演算器から出力された値は、高ビット幅のビット列に成型され、レジスタに出力される。これにより低ビットウェーブパイプライン化演算器により高ビットの演算が可能となる。
次に、チップ試作により提案する演算器を実装した場合の性能および消費電力の評価を行った。設計にはVDEC(大規模集積システム設計教育研究センター)が提供する各種EDAツールを用い、VDECを通じてチップ試作を行った。
回路シミュレータによる評価の結果、提案手法を実装した演算器は最大で12倍の高速動作を可能とし、電力遅延積の評価では最大28%の削減を実現した。
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[Journal Article] Gain-based Delay Balancing Technique for Wave Pipelining2007
Author(s)
Jubee, Tada, Ryusuke, Egawa, Keiichiro, Sano, Gensuke, Goto, Tadao, Nakamura
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Journal Title
Proceedings of the 22nd International Technical Conference on Circuit/Systems, Computers and Communications(ITC-CSCC2007) Vol.I
Pages: 451-452
Peer Reviewed
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[Journal Article] Scaling Effects in Combinational Logic Circuit Design2007
Author(s)
Ryusuke, Egawa, Tasuku, Itoh, Tomoyuki, Inoue, Ken-ichi, Suzuki, Tadao, Nakamura, Jubei, Tada
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Journal Title
Information Vol.10,No.5
Pages: 695-702
Peer Reviewed
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