2008 Fiscal Year Annual Research Report
非同期式回路を対象とした動作合成・最適化手法に関する研究
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18700047
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| Research Institution | The University of Aizu |
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Principal Investigator |
齋藤 寛 The University of Aizu, コンピュータ理工学部, 准教授 (50361671)
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| Keywords | 非同期式回路 / 動作合成 |
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| Research Abstract |
本研究の目的は、非同期式回路の実用化を支援する設計支援CADシステムのプロトタイプを実現することにある。実現において核心となる部分は、C言語によって記載されたアプリケーションの動作仕様より、設計制約を満たす最適な非同期式回路の論理設計を自動合成する手法(動作合成)の提案と、プログラミング言語を用いた提案手法の実装である。平成20年度は、以下の項目を目的に研究を行った。
(1)扱える仕様記述の拡張
(2)パイプライン化の自動合成
(3)プロトタイプの整理と公開
扱える仕様記述の拡張として、配列と浮動小数点演算を扱った。配列に関しては、メモリモデルを定義し、動作合成において、メモリのポート数を制約に、メモリアクセス時間を考慮しながら論理設計を自動生成するよう提案手法を拡張した。浮動小数点演算に関しては、固定小数による実装か浮動小数による実装を設計者が選択することによって、論理設計を自動生成するよう提案手法を拡張した。
パイプライン化め自動合成においては、時間制約とデータのインターバル制約のもと、パイプライン回路の面、積が最適となるよう提案手法を拡張した。
今現在、配列、浮動小数点、パイプライン化は、個別に実装を行い、評価を行っているところである。したがって、評価が完了したうえで、プロトタイプに統合し、プロトタイプを公開する予定である。
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