ダイヤモンド・パワーエレクトロニクス：革新的デバイス技術の提案と実証

2018 Fiscal Year Annual Research Report

• Project/Area Number: 18H01431
• Research Institution: Kyushu Institute of Technology
• Principal Investigator: 大村 一郎 九州工業大学, 大学院生命体工学研究科, 教授 (10510670)
• Co-Investigator(Kenkyū-buntansha): 渡邉 晃彦 九州工業大学, 大学院工学研究院, 助教 (80363406) ; 附田 正則 北九州市環境エレクトロニクス研究所, 先進パワーデバイス研究室, 主任研究員 (00579154)
• Project Period (FY): 2018-04-01 – 2021-03-31
• Keywords: 超高耐圧パワー素子 / RESURF構造 / 不純物活性化

Outline of Annual Research Achievements

ダイヤモンド半導体デバイスが将来の高耐圧パワエレシステムのキーコンポとなる可能性を検証。「超」ワイドバンドギャップ材料として注目を浴びているダイヤモンドは、ワイドバンドギャップ半導体である窒化ガリウムやSiCに対しても理論上のデバイス特性は一桁以上良好であり、直流送電等に用いられる次々世代超高耐圧デバイスとしての期待が高い。
現在試作デバイスで実証されている実効臨界電界は理論値の3割以下であり、P型層やN型層を構成する不純物が常温でほとんど活性化しないため、理論上の高い性能を実現するには新たな耐圧構造と常温で不純物活性化する方法が必要である。
本研究では、ダイヤモンド材料に適した新しい耐圧構造（終端構造）とその設計方法を提案しデバイス試作を行う。また常温で不純物を活性化する新たな方法として、SJ構造に低い電圧を印加する電圧アシスト法を実証する。最終年度には試作デバイスをパワー回路にて評価を行う。
上記の研究を実験的に進めるために、本年度は試作環境を整備を重点に行った。前年度までに終了したCVD装置の導入に加え、不純物ガスを新たに導入し、原理的にn型、p型、i型の三種類の半導体層を形成できる環境が整った。不純物ガス系は当初計画から変更してトリメチル系のガスとし、安全面に配慮した。すでに上記環境で短結晶成膜を開始した。
また、シリコン、GaN,SiCなどの材料とデバイス構造に関する特性比較を行い、ユニポーラ動作で他を圧倒するメリットがでる、10kV以上の耐圧での優位性が確認された。

Current Status of Research Progress

2: Research has progressed on the whole more than it was originally planned.

Reason

＜ダイヤモンドデバイス耐圧計算用の数値解析環境の整備と解析結果の妥当性確認＞ダイヤモンド素子の設計ツールを開発し、様々な条件での特性の見積もりができるようになった。またシリコン、GaAs,GaN,SiC、GaOなど他の材料との比較も行い、特に高耐圧領域でダイヤモンドの優位性が確認できた。10KVを超える素子については、まずシリコン（IGBT）でTCAD計算を行い、現状技術の延長線上での導通損及びスイッチング損失の見積もりを行い、シリコンでの事実上の限界特性を確認した。シリコンではキャリア再結合やキャリア発生の点から、10ｋV程度を超えると、急速に特性が悪化する。またSiC、GaNの計算では、バイポーラ型でビルトイン電圧が発生し、導通損失が増加する。ダイヤモンド素子で、10ｋV以上でもユニポーラ動作が可能であり、チップサイズ、スイッチング速度、導通損失のポイントで高い有意性が確認できた。

＜終端構造と常温不純物活性化デバイス設計方法確立＞電界転換型RESURF終端構造の数式モデル解析を行い、簡易的に構造設計パラメータを
求められるようにした。また電圧アシストによる不純物を活性化の理論化を行い構造について検討した。

＜安全環境の構築＞デバイス試作の為の特殊高圧ガス用緊急除害装置の導入を行い、CVD装置をドナー、アクセプタ（ジボラン、ホスフィン）を導入した層を形成できるように稼働させることを目的に整備を行う予定であったが、建屋や周辺への安全配慮から、トリメチル系のガスでのデバイス試作環境を立ち上げ高圧ガス使用に対する安全対策や近隣への説明等を行った。また警報システムも見直しを行った。上記環境で短結晶成膜を開始した。

Strategy for Future Research Activity

１．比較的試作しやすいPiP構造（高抵抗構造）で基本パラメータを取得する。これは、シリコンパワーMOSの黎明期、耐量等の基本原理を調査する際、N+-N-N+構造で電気特性を調べたことを参考にしている。特に高耐圧で重要な高抵抗層（i層）の電気特性から物性値や設計へのフィードバックを行う。また、高抵抗層形成用CVD装置のモニタとして活用する。なお試作にあたっては、当センタのCVD装置を利用。電気特性は当セ
ンター保有の高電圧カーブトレーサと、放電防止を対策したプローバを利用する。
２．PiP構造での分析が終了したのち、高抵抗層（i層）を濃度の薄いP層に置き換えてP+-P-P+構造を作成し、ボロン導入によるP型層の活性化や導通の電気特性を調査する。その後、高抵抗層（i層）を濃度の薄いN層に置き換えたデバイス（P+-N-P+構造）を試作し、PN接合の特性を慎重に捜査するとともに、N層の品質を電気的に計測できるようにする。以上により目的の構造への足掛かりとする。
３．試作条件安定化のために導入したヒータを含めたプロセス条件を確立する。
４．本学マイクロ化センタの協力を得て、デバイスプロセスを検討する。
５．試作チップの電気試験の環境を整える。