原子薄膜半導体による超低消費電力トンネルトランジスタの開発

2019 Fiscal Year Annual Research Report

• Project/Area Number: 18H01482
• Research Institution: National Institute for Materials Science
• Principal Investigator: 中払 周 国立研究開発法人物質・材料研究機構, 国際ナノアーキテクトニクス研究拠点, 主幹研究員 (90717240)
• Project Period (FY): 2018-04-01 – 2022-03-31
• Keywords: トランジスタ / 二次元物質 / 遷移金属ダイカルコゲナイド / トンネル現象 / 低消費電力デバイス

Outline of Annual Research Achievements

本研究は、大規模集積回路(LSI)の超低消費電力化を実現するために、トンネルトランジスタ(TFET)のチャネルにおいて２次元薄膜である遷移金属ダイカルコゲナイド(TMDC)の半導体材料を適用可能にするものである。特にTMDCのチャネル層と、六方晶窒化硼素(hBN)の薄膜を積層することで、原子数層という極めて薄い構造のチャネルとゲートスタックを有することで、トンネルトランジスタのボトルネックとなっていたトンネル電流の小ささを克服すると共に、急峻なスイッチングを実現しようとするものである。このデバイス構造において、最も決定的に重要な点が原子層どうしの積層のプロセスであり、積層界面の層間不純物の汚染等を避ける必要がある。この観点で、チャネルとなるMoTe2の薄膜と、ゲート絶縁膜となるhBNと、ゲート電極となるグラフェンの３種類の原子膜を、それらの相対的な位置を光学顕微鏡で観察・制御しつつ積層する際に、極限まで汚染を低減できる乾式転写法を適応した。ここで、トンネルトランジスタのオン・オフ制御を担うpn接合を形成するための局所ゲートとなるグラフェン電極はチャネル間の一部のみをカバーするように設置した。この試料に対して、これまでに技術を確立してきた金属種を変えることによるショットキー接合の極性制御の手法を取り入れた素子試作が可能となるに至った。次年度は、この素子試作を完了し、シリコン基板をバックゲート、グラフェンを制御ゲートとすることで、トンネルトランジスタとしての動作実証を行う。

Current Status of Research Progress

2: Research has progressed on the whole more than it was originally planned.

Reason

チャネル層と絶縁膜層、ゲート電極層の相対的な位置を精密に制御すること、特にサイズの小さいTMDCチャネルのフレークにおいてソース・ドレイン電極とゲート電極の相対的な位置を精緻に制御して素子作製ができる目途がついたといえる。これは本研究において最も困難と考えられていた部分である。今後は上記の構造を基本に素子作製を遂行し、要素技術の質を高め、最終的なデバイス構造の実現と動作の実証につなげていく。

Strategy for Future Research Activity

今年度は、これまでに達成した、異なる金属による電荷の極性制御技術を応用して、グラファイト薄膜の局所ゲートによる電界制御を用いた電荷極性制御によるトンネルトランジスタ動作を実証する。これは特に、ソースとドレインの極性をゲート制御で変更するという新しい要素を含むものであり、閾値の制御等の詳細な素子特性を制御することで、スイッチングの急峻性や駆動電流の増大という課題を克服していく。さらに、局所ゲートの位置やそのカバーする領域等を更に検討し、シリコン基板のバックゲートを使用しない素子構造を試すことや、ゲート絶縁膜の薄膜化の限界を明確にするといった検討を行う。