2018 Fiscal Year Annual Research Report
Design methodology of noise-driven logic circuits toward ultra-low-power computing systems
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18H03302
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| Research Institution | Hokkaido University |
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Principal Investigator |
浅井 哲也 北海道大学, 情報科学研究科, 教授 (00312380)
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| Project Period (FY) |
2018-04-01 – 2021-03-31
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| Keywords | 低電力論理回路 / 確率共鳴 / フローティングゲート / CMOS / ノイズ |
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| Outline of Annual Research Achievements |
電源電圧がMOSFETの閾値電圧以下となるような「完全サブスレッショルド領域」で動作する確率共鳴ゲートを構成・試作し、ノイズ注入によるゲート機能の回復を評価し、提案コンセプトの実証を行った。完全サブスレッショルド領域におけるCMOSインバータの入出力特性は、申請者のこれまでの研究により一つの連続式により記述でき、この完全サブスレッショルドインバータの組み合わせによりラッチ回路の安定性の理論的解析が可能になる。2018年度は、フローティングゲートCMOSインバータ(FG-INV)による閾論理演算に基づく確率共鳴NAND回路を構成・評価した。FGにおけるバックゲート効果(MOSFETのゲート-基板間容量によるFGの感度低下)が無視できれば提案方法は有用であるが、バックゲート効果を無視できなければTGの容量(～面積)を大きくしなければならない。
上記問題を解決するために、2018年度はFG-INVを二つ用いたラッチ回路(センスアンプ)を活用した。この回路は二つの安定点(解)を持ち、入力VAに対してその出力Vout1,2は一意に決まる。バックゲート効果により入力VAのFG電圧への寄与が弱くなっても、センスアンプにより両FG電圧の僅かな差が増幅されてVout1,2に表われるため、TGの容量を小さくできる。先行シミュレーションでは、数fFの容量でもラッチが正しく機能することがわかっている。また、このセンスアンプは双安定系であるので、FGへのノイズ注入により確率共鳴を起こすことができ、VAの振幅とFG-INVの閾値Vthのバラツキを緩和できる。電源電圧降下により、スタンダードセルによる論理回路が動作しない状況でも、確率共鳴NANDによる論理回路はノイズを注入することで動作する確証を得た。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
FG-INVによる閾論理演算に基づく確率共鳴NAND回路を構成・評価した結果、FGにおけるバックゲート効果無視できることが明らかとなり、10fF程度の容量でラッチが正しく機能することがわかったため。また、FGへのノイズ注入により確率共鳴を起こすことができたため、素子バラツキを緩和できる見通しが立ったため。
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| Strategy for Future Research Activity |
今後は、以下の三点を明らかにする予定である：
1. フローティングゲートのフィードバック回路による積和演算閾論理と双安定系（ラッチ）による基本閾論理ゲート（確率共鳴（SR）論理ゲート）の最適構成を明らかにする
2. 素子バラツキおよび外部ノイズにより論理ゲートの入力値が閾値以下となる場合にノイズを注入して確率共鳴を起こし、論理演算を正しく行なうための物理条件を明らかにする
3. チップ試作を通して検出した入力を安定化させる機能ラッチ回路の信頼性を明らかにする
上記三点を明らかにすることで、(a) 論理演算の低電力化：バッテリー駆動かつHPC（高性能コンピューティング）がさほど必要とされないインターネットのエッジ側装置（端末）において、長時間駆動やエナジーハーベスティング技術の恩恵を直接受けられる集積回路の設計学の確立、および(b) FGプロセスが必須になることから、我が国が得意とするフラッシュ型不揮発メモリのプロセスの強みを活かした卓越した技術・産業の基盤の確立、の二点が期待できるため、これらを通して集積デバイス学、回路設計学、システム設計学の分野を横断する研究する学術・研究の基盤を構築し、停滞気味の日本の半導体集積回路研究の活性化に向けた研究活動を行う予定である。
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[Journal Article] BRein memory: a single-chip binary/ternary reconfigurable in-memory deep neural network accelerator achieving 1.4TOPS at 0.6W2018
Author(s)
Ando K., Ueyoshi K., Orimo K., Yonekawa H., Sato S., Nakahara H., Takamaeda-Yamazaki S., Ikebe M., Asai T., Kuroda T., and Motomura M.
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Journal Title
IEEE Journal of Solid-State Circuits
Volume: 53
Pages: 983-994
DOI
Peer Reviewed
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