Development of Highly Efficient Ising Computer by Hardware and Algorithm Co-design

2018 Fiscal Year Annual Research Report

• Project/Area Number: 18J15077
• Research Institution: Hokkaido University
• Principal Investigator: 山本 佳生 北海道大学, 大学院情報科学研究科, 特別研究員(DC2)
• Project Period (FY): 2018-04-25 – 2020-03-31
• Keywords: 組合せ最適化問題 / シミュレーテッドアニーリング / イジングモデル

Outline of Annual Research Achievements

従来のイジングモデル向けアニーリングプロセッサには、実装するイジングモデルの持つネットワークという観点から2つのアプローチが存在する。一つは、近傍スピンのみにスピン間接続を持つ疎結合型、もう一つは、任意のスピンが結合している全結合型である。前者は、ハードウェアがシンプルで搭載可能スピン数が多い反面、ハードウェアに問題を埋め込むことが難しい。後者は、問題を埋め込むことが容易であるが、ハードウェアが複雑になってしまい、搭載可能スピン数が少なくなってしまうという問題がある。本研究では、疎結合型とメモリを組み合わせることで、疎結合の利点を活かしつつ、全結合のイジングモデルを構成可能な、時分割多重処理ハードウェアアーキテクチャに関する研究を行う。
本年度は、時分割多重アーキテクチャに関して、問題の埋め込みを考慮したハードウェアアーキテクチャの創出を行った。また、評価環境において、搭載スピン数の増加を確認し、そのアーキテクチャを典型的な最適化問題である最大カット問題に適用することで、実際に従来の疎結合型アニーリングプロセッサと比較して、解精度や収束速度が改善されるということを示した。この結果は、英文論文誌に現在投稿中である。
年度後半は、全結合イジングモデルの問題を解く際、近接スピンは同時に更新できないという動作モデルの制約から、更新可能なスピン数が減少してしまうという問題に対して、新たな動作モデルである確率的セルオートマトンに関して、研究を行なった。こちらは、現在ASIC化に向けた検討を進めており、2019年度中の成果発表を目指している。

Current Status of Research Progress

2: Research has progressed on the whole more than it was originally planned.

Reason

当該年度において、時分割多重方式に基づくアニーリングプロセッサのアーキテクチャに関する研究を行なった。結果として、疎結合型アニーリングプロセッサの従来型のアーキテクチャと比較して、高精度かつ高速に大規模イジングモデルの基底状態を探索するハードウェアが実現可能であることを示した。本成果は電子情報通信学会・論文誌に投稿中であり、研究開発および成果発表の観点で十分な成果であると言える。
年度後半は、全結合イジングモデルを解く際に課題となる、隣接スピンは同時に更新不可能という制約を解消するために。確率的セルオートマトンに関する研究を行なった。この研究は前述の通り、ASIC化の検討を進めており、成果発表を行う予定である。この研究によって、全結合イジングモデルにおいても、従来の動作モデルの制約を受けないため、高速に最適解を探索することが可能になる。以上の点から、おおむね順調に進展していると考えられる。

Strategy for Future Research Activity

平成30年度の成果に関して、投稿中の論文に関して、年度初頭にもこれを完了する。
その後、現在研究している確率的セルオートマトンを用いたアニーリングプロセッサのASICに関して、評価を行い、成果発表を行う。
その後、時分割アーキテクチャに関して、この技術を応用し、大規模疎結合イジングモデルから、全結合イジングモデルまで、あらゆる問題を柔軟に効率よく解くための、ハードウェアアーキテクチャとその埋め込みアルゴリズムに関して研究を行い、実際に組合せ最適化問題を解くシステムを構築し、それぞれ成果発表を行うことを検討している。