2020 Fiscal Year Annual Research Report
Self-Heating-Effect-Free p/n-Stacked-NW/Bulk-FinFETs and 6T-SRAM
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18K04258
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| Research Institution | Tokyo Institute of Technology |
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Principal Investigator |
若林 整 東京工業大学, 工学院, 教授 (80700153)
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| Co-Investigator(Kenkyū-buntansha) |
宗田 伊理也 東京工業大学, 工学院, 助教 (90750018)
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| Project Period (FY) |
2018-04-01 – 2021-03-31
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| Keywords | Nanowire / FinFET / p/n vertical integration / Self-heating effect / Multi-input NOR |
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| Outline of Annual Research Achievements |
IoTエッジデバイスへ応用する超高集積・超低消費電力LSI向けMOSFET技術について、FinFETを凌駕する低消費電力化を達成するため、Nano-wire (NW)構造による微細化が必要である。しかし自己発熱による駆動電流低下と信頼性劣化が大きな問題であり、高集積化の妨げとなっている。そこでn型FinFET上にn型NW-FETを積層することで、NWからコンタクトを経由して基板へ通じる放熱経路を確保(リセスコンタクト)して自己発熱効果を抑制することが有効である。そこで1年目には、熱/デバイス計算により放熱・デバイス性能を向上できるFET構造を設計した。特に、SRAM だけではなく、Transfer gateやInverter, NOR, NAND, さらに多入力NORおよびNANDについて、Self-heating effectの影響の明確化と面積の削減割合を提示した。次に2年目には、p/n積層構造においては、NANDよりもNORにおいてSelf-heating effectが顕著であるが、リセスコンタクトを採用することにより、5入力までであれば、採用しない場合よりも駆動電流を大きく維持できることを明らかにした。次に3年目には、Self-heating effectの回路的影響を調査するため、FinFETの熱上昇による駆動電流とオフ電流の温度依存性を調査した。特に高温化によるオフ電流の増大を抑制する必要があり、ソース・ドレイン領域深さよりもゲート電極をより深く形成することが有効であることを明らかにした。
以上により、NW-FET on FinFETのLogic LSI化への将来性を明らかにした。
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