2018 Fiscal Year Annual Research Report
III-V/2D heterojunction tunneling transistor
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18K04279
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| Research Institution | Tokyo Institute of Technology |
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Principal Investigator |
金澤 徹 東京工業大学, 工学院, 助教 (40514922)
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2018-04-01 – 2019-03-31
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| Keywords | 層状物質 / トンネルトランジスタ / Ⅲ-Ⅴ族化合物半導体 |
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| Outline of Annual Research Achievements |
目標とするIII-V族/二次元型素子の性能を評価する上での基準となるデバイス性能について知見を得ることを目的として、従来の二次元材料系vdWヘテロ接合バックゲートFETに関して特性の改善に取り組んだ。
シリコン酸化膜上に形成したNiバックゲート電極をHfO2ゲート絶縁膜で埋め込むことで、ゲートリーク電流の主要な原因となっていたソース/ドレイン電極とゲート電極とのオーバーラップ面積を従来の3%程度まで削減し、その抑制に取り組んだ。この結果、従来素子と比較したゲート絶縁膜の薄層化が可能となり、絶縁膜容量の向上に伴ってサブスレッショルドスロープは過去作製したデバイスとの比較で半分以下となる300 mV/decまで減少した。一方で目標とする60 mV/dec以下までは未だ大きな差があり、本課題にて提案したIII-V族化合物半導体ソースによる高精度なドーピング濃度制御の必要性といった課題がより明確となったといえる。
提案構造を実現する上で課題となる二硫化ハフニウムをチャネル上へのトップゲート絶縁膜の形成へ向けて金属イットリウムの自然酸化と原子層堆積法を組み合わせた絶縁膜形成を試み、二硫化ハフニウム上でも十分な耐圧を有する絶縁膜が形成可能であることを確認した。
III-V族化合物半導体メサ構造上への水素シルセスキオキサンのスピンコート/エッチバックの条件について調査を行い、メサ間隔が広い状況においてはIII-V族ソース領域を酸化膜素子分離層の間に数十nm以下の段差で形成可能であることを確認した。
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