画像認識処理向け動的分散並列パイプライン機構の研究

2018 Fiscal Year Research-status Report

• Project/Area Number: 18K04287
• Research Institution: Okayama Prefectural University
• Principal Investigator: 有本 和民 岡山県立大学, 情報工学部, 教授 (10501223)
• Project Period (FY): 2018-04-01 – 2021-03-31
• Keywords: パイプライン処理 / FPGA / プロセッサ

Outline of Annual Research Achievements

本研究は、FPGAソリューションによるプログラマビリティーを有効活用できるヘテロジニアスマルチコア環境と省電力化に有効なノーマリオフコンピューティングアーキテクチャを用いて、車載画像認識向けの信号処理を新規な分散並列パイプライン処理アルゴリズムとハードウエアアーキテクチャにより、従来比２桁以上の性能向上のための基本コンセプトの設計・検証を行う事を目的とする。
画像認識における主な信号処理としては、ブースティングアルゴリズムに代表されるように、下位レベルの行列式計算にで頻出するMAC演算を実行する物理データ処理から上位レベルの意味付け処理になるに従い、並列処理数が減少するともに汎用的なCPU機能が要求されてくる。よって、物理データ処理では、FPGAのブロックRAMと一体化したMAC演算等の小型のプロセッサ（Small-PE）を多数用意し、意味付け処理では、汎用的なRISCプロセッサ（Large-PE）を少数用意するアーキテクチャが有効となる。
今年度は、上記基本アーキテクチャの検討を行うとともに、FPGAにおけるプロセッサの構成として、複数Small PEと単一Large PE構成を可変にして上記のアーキテクチャの基本構成エレメントに用いることの有効性を検討した。同時に、物理データ処理におけるプロセッサ間の接続には、各ステージ（各レイヤでの並列演算機能）内でのプロセッシングにおいては、バス接続でなくメモリを一体化したプロセッサの逐次接続の有効性の評価を実施した。一方、意味付け処理におけるメモリと一体化したRISCプロセッサ内部のパイプライン処理構成の基本検討も合わせて実施した。

Current Status of Research Progress

2: Research has progressed on the whole more than it was originally planned.

Reason

今年度は、基本アーキテクチャの検討を行うとともに、FPGAにおけるプロセッサの構成として、複数Small PEと単一Large PE構成を可変にして上記のアーキテクチャの基本構成エレメントに用いることの有効性を検討した。同時に、物理データ処理におけるプロセッサ間の接続には、各ステージ（各レイヤでの並列演算機能）内でのプロセッシングにおいては、バス接続でなく、メモリを一体化したプロセッサの逐次接続の有効性の評価を実施した。
今回、画像認識として、機械学習による顔認識での検討を行った。一般的に、画像認識を実行する時に、性能を律速するのはメモリとのデータ転送速度である。メモリにはカメラからの画像データ、機械学習の学習データ、および計算の中間データを保存する必要があり、常にメモリとデータをやり取りする。メモリを一体化させると最も消費電力が大きいデータバスの充放電も減少するので、消費電力当たりの性能が高くなる。複数Small PEを用いた機械学習による画像認識を省電力で実現させるために、小規模FPGAであるLattice社iCE40UP5Kに実装設計を行った。特にポイントとなるメモリ量の削減のために、中間データの保存量を少なくなるように、ピクセルに対して、上下左右のデータを読み込む工夫を施した。これにより1Mbの内蔵メモリにすべてのデータを搭載可能となり、顔認証を1秒間に5回可能であることが確認でき、複数Small PEの効果を立証できた。
また意味付け処理におけるメモリと一体化したRISCプロセッサ内部のパイプライン処理構成の基本検討を行った。

Strategy for Future Research Activity

今後の研究の方向付けとしては、複数Small PE単一Large PEを、FPGAの構成要素であるLEとBlock RAMでほぼ同一規模のFPGAリソースでの実装の可能性の検討を行う。また上記の複数Small PEと単一Large PE　の構成可変の方式として、LUTプログラミング方式や、AT Speedでのモード切替方式等の可能性の検討を行う。
一方、ノーマリオフコンピューティングアーキテクチャを、上記プロセッサ自身のハードウエア構成への適用の可能性についての検討をおこなう。下位の物理データ処理部や上位の意味付け処理部での並列処理適用数（各プロセッサの並列処理数）が動的に変化してく場合における、演算性能と電源オフ可能時間を算出し、これに基づくノーマリオフコンピューティングアーキテクチャ（電源オフでの省電力効果、電源オン・オフ時の動的電流、待機時電流削減効果等）によるシステムトータルでの消費電力の削減の可能性につき、前述の省電力および電力オーバヘッドに係わるトレードオフ（BEP：ブレークイーブンポイント）を踏まえて、システムレベルでの性能向上の検討を行っていく予定である。
また本技術による性能向上評価のための環境構築、および画像処理（特に画像認識）を想定したベンチマーク用ターゲットアプリケーションを設定し、そのシステム評価のための準備を行っていく。

Causes of Carryover

今年度は、パイプライン構成の性能向上検討過程において、顔認識処理棟での物理データ処理と意味づけ処理を含めたパイプラインの構成を実現していくことが、今後の応用用途の広がりが、元のアイデアより格段に高まることが予想された。
よって、上記応用用途の拡大に向けての基本検討として、複数Small PEと単一Large PE構成を可変構成の有効性を、FPGAを購入しての評価を先送りして、まずシミュレーションで評価を実施した。
上記検討において良好な結果が得られたので、2019年度は、FPGAを用いての設計・評価を実施していく。