2020 Fiscal Year Annual Research Report
On design-for-testability circuit design of pattern generation and propagation for detecting faults at interconnects in stacked ICs
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18K11218
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| Research Institution | The University of Tokushima |
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Principal Investigator |
四柳 浩之 徳島大学, 大学院社会産業理工学研究部(理工学域), 准教授 (90304550)
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| Project Period (FY) |
2018-04-01 – 2021-03-31
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| Keywords | ディペンダブルコンピューティング / VLSIのテスト技術 / VLSIの検査容易化設計 / 故障検出 / ３次元積層IC |
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| Outline of Annual Research Achievements |
本研究では，３次元積層ICチップのチップ間接続における故障テストを行うための検査容易化設計について研究を行なった。特に信号遷移に異常が現れる故障および劣化の検出を対象として，遅延故障の検査容易化回路とその検査容易化回路へのテスト信号・制御信号の供給回路の設計手法を開発した。令和２年度は主に次の５項目について研究を行なった。１．遅延故障検査容易化設計における遅延補正について，試作ICの測定により使用する遅延付加部の遅延付加ゲートの配置・配線による影響を考察した。さらに配線長差などの影響を低減し，かつ測定回数を抑えた遅延付加部の部分経路の遅延量の測定手法を提案した。２．遅延故障検査容易化設計におけるテスト時間について，使用するバウンダリスキャンセルの制御・観測用のスキャンシフト動作を低減するための設計改良を提案した。制御信号の並列入力および観測不要な経路の迂回を行うことでスキャンシフト動作に必要なクロック数を削減した。３．遅延故障テストの遷移信号入力のためのテストパターンと複数観測経路の選択のための制御信号に関して，同一のテストパターンで検査可能な対象経路を優先して同時選択するテストパターン生成手法を提案した。従来と比較して最大68%テスト時間短縮が可能となった。４．センサ回路とロジック回路のTSVによる接続についての検査容易化設計に関しては，以前提案したCMOSセンサの検査容易化設計を用いてTSV部の断線故障検査シミュレーションを行いTSV部での電圧変動を観測する回路の検討を行なった。５．提案の遅延故障検査容易化回路を含む試作チップを試作した。遅延付加部とTSVの配置を考慮し，遅延付加部の各ゲート間での配線長差を抑える設計手法を提案した。試作チップをTSVにより接続する３次元積層チップの製作も行っており今後測定を行う予定である。
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