2023 Fiscal Year Annual Research Report
Studies on Reliability Enhancement of Reconfigurable Integrated Circuits in the IoT Era
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18K11220
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| Research Institution | Oita University |
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Principal Investigator |
大竹 哲史 大分大学, 理工学部, 教授 (20314528)
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| Project Period (FY) |
2018-04-01 – 2024-03-31
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| Keywords | 集積回路 / 高信頼化 / FPGA / フィールドテスト |
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| Outline of Annual Research Achievements |
再構成可能集積回路では，回路素子の劣化状況がわかれば，その影響を回避した回路構成情報を合成でき，高信頼化を実現できる。本研究では高信頼回路構成情報のアダプティブ自動合成技術の開発に取り組んだ。具体的には，①高位設計からの劣化テスト機構組込み，②劣化情報取得と信頼性予測，③劣化情報を用いた高信頼化合成の3つの研究項目を行った。
①では，劣化テストを行うために，通常のクロックよりも高速のクロックを用いた遅延故障テスト(FTAST)を行う。FTASTでは遅延テスト対象の経路よりも元々遅延の大きなパスが活性化されると，テストに失敗する。従来の不定値マスク技術を拡張し，観測対象FF以外をマスクする技術を提案した。FTASTにより劣化箇所を特定するためには，各パターンでどこまで正しく動作したかを確認する必要があるが，フィールドテストにおいて全パターンの期待値を保持しておくことは難しい。動的に遅延故障用の期待値を生成する回路機構を提案した。
②では，通常の回路構成情報において，FPGAの使用により劣化するルックアップテーブル(LUT)中のトランジスタを特定し，その回路構成情報と同じ論理機能を実現する，特定したトランジスタを劣化させない別の回路構成情報を作成する方法を提案した。最終年度は，FPGA上で信頼性予測を行うためのFTASTのためのクロック生成回路の設計を行い評価した。当該年度内に論文未投稿のため，助成終了後も継続する。
③では，LUTの一部のトランジスタの負バイアス温度不安定性による劣化を緩和する手法について，寿命を最大化するためのLUT出力論理を反転する回路構成情報の生成とそのスケジューリング手法を提案し，遅延の増加の抑制を評価した。最終年度はこれを評価するためのIoTアプリケーションに関する論文を国際会議で発表した。助成終了後に提案手法を適用して評価を行い，論文にまとめて投稿する。
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