2018 Fiscal Year Research-status Report
低消費エネルギーな非同期式畳み込みニューラルネットワーク回路のFPGA実装
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18K11221
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| Research Institution | The University of Aizu |
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Principal Investigator |
齋藤 寛 会津大学, コンピュータ理工学部, 上級准教授 (50361671)
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| Co-Investigator(Kenkyū-buntansha) |
富岡 洋一 会津大学, コンピュータ理工学部, 准教授 (10574072)
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| Project Period (FY) |
2018-04-01 – 2021-03-31
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| Keywords | 非同期式回路 / FPGA / 畳み込みニューラルネットワーク |
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| Outline of Annual Research Achievements |
本研究では、画像分類のための推論を行う畳み込みニューラルネットワークを低消費エネルギーな非同期式回路として実現し、深層機械学習に対する非同期式回路の有用性を明らかにすることを目的としている。
今年度は、①パイプライン化された非同期式回路をField Programmable Gate Array(FPGA)と呼ばれる集積回路に実現するための設計支援ツールセットの構築と②非同期式畳み込みニューラルネットワーク回路の設計と評価を中心に研究を行った。①では、非同期式回路を市販FPGAに実現するために、非同期式回路に特有な制約生成、タイミング検証、および遅延調整を自動で行うツールを開発した。また、これまでに様々な研究機関で提案されてきたパイプライン制御モデルをFPGAに実装し、性能評価を行うことで、本研究で対象とするパイプライン制御モデルを選択した。今後は、設計支援ツールセットにて選択したパイプライン制御モデルを扱えるよう拡張を行う。②では、同期式畳み込みニューラルネットワーク回路モデルから非同期式回路モデルに変換し、変換したモデルからFPGAに実装するまでの設計手法を提案した。提案手法を用いて、非同期式畳み込みニューラルネットワーク回路を設計し、同期式回路と消費エネルギーの面で比較を行った。比較の結果、非同期式回路にすることで消費エネルギーを削減できることを確認した。しかし、削減率自体は低いため、今後は、回路モデルと設計手法の見直しの他、最適化手法の検討を行う。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
計画の段階で掲げた、パイプライン化された非同期式回路をField Programmable Gate Array(FPGA)と呼ばれる集積回路に実現するための設計支援ツールセットの構築と非同期式畳み込みニューラルネットワーク回路の設計と評価の大半を完了することができたため。
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| Strategy for Future Research Activity |
非同期式パイプライン制御モデルは、ここ最近で新たに提案されたものもあるため、これらの調査を踏まえたうえで、設計支援ツールセットの拡張を行う。また、畳み込みニューラルネットワークで用いられる演算の処理時間を調整することで、消費電力の最適化を行う。ここでは、電力消費が大きい演算に緩い遅延制約を与えることで、回路面積の削減を行うと共に、演算のオペランドの到着時間を調整することで、回路部品の無駄なスイッチング数を削減する。一方、配置制約を用いることで、密接につながりがあるリソース同士を可能な限り近接配置することで、性能の最適化を行う。
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Research Products
(1 results)
