2019 Fiscal Year Research-status Report
低消費エネルギーな非同期式畳み込みニューラルネットワーク回路のFPGA実装
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18K11221
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| Research Institution | The University of Aizu |
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Principal Investigator |
齋藤 寛 会津大学, コンピュータ理工学部, 上級准教授 (50361671)
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| Co-Investigator(Kenkyū-buntansha) |
富岡 洋一 会津大学, コンピュータ理工学部, 上級准教授 (10574072)
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| Project Period (FY) |
2018-04-01 – 2021-03-31
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| Keywords | 非同期式回路 / FPGA / 畳み込みニューラルネットワーク |
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| Outline of Annual Research Achievements |
本研究では、画像分類のための推論を行う畳み込みニューラルネットワークを低消費エネルギーな非同期式回路として実現し、深層機械学習に対する非同期式回路の有用性を明らかにすることを目的としている。
今年度は、①昨年度開発した非同期式回路のための設計支援ツールセットの拡張、②回路モデルの見直し、および③最適化手法の検討を中心に研究を行った。①では、非同期式パイプライン制御モデルを見直し、性能オーバーヘッドを削減するために、ローカルなハンドシェーク信号ではなく、遅延素子による自己タイミング型の制御モデルを導入した。また、この自己タイミング型の制御モデルを扱えるよう設計支援ツールセットを拡張した。②LeNet-5と呼ばれる畳み込みニューラルネットワークモデルの入力や重みをバイナリで表した二値化ニューラルネットワークモデルを準備し、自己タイミング型の非同期式回路を設計した。なお、この設計では、①のツールは部分的な使用に限定される。Intel Cyclone IV FPGAを対象に設計を行い、同期式回路と比較して消費エネルギーを約50%削減することができた。③②で設計した回路では、消費電力を約63％削減することができたが、実行時間は約36％増加した。その原因の一つとして、非同期式制御回路からレジスタまでの遅延の増加が挙げられる。この問題を解決するために、配置制約を用いた設計手法を提案した。提案手法は、制御回路とレジスタのそれぞれに対して配置制約を設定することで、遅延の改善を図る。
①から③以外にも、デモとして、設計した非同期式回路による手書き数字認識をFPGA評価ボードに実現し、動作確認を行った。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
FPGA上にて、低消費エネルギーな非同期式回路を達成することができたため。また、その設計を支援する設計支援ツールが概ね完成したため。
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| Strategy for Future Research Activity |
最終年度は、以下を目標に研究を行う。①同期式回路と同性能の非同期式畳み込みニューラルネットワーク回路を実現した上で、消費エネルギーを削減。今年度提案した配置制約手法の適用やこの手法の拡張を検討する。②畳み込みニューラルネットワーク回路アーキテクチャの変更による非同期式回路の効果確認。現在は、特徴抽出を行う際、線形フィルターをスライドさせたストリーム型にて実現しているが、畳み込み層とプーリング層をまとめた融合層型のアーキテクチャも設計の対象とし、非同期式回路の効果を確認する。後者は並列性が高く、より多くのレジスタを必要とするため、非同期式回路による効果が期待される。③開発した設計支援ツールを用いた設計。設計の大半を開発したツールを用いることで、設計の容易化を実現する。
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Research Products
(5 results)
