2020 Fiscal Year Annual Research Report
FPGA implementation of low energy asynchronous convolutional neural network circuits
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18K11221
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| Research Institution | The University of Aizu |
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Principal Investigator |
齋藤 寛 会津大学, コンピュータ理工学部, 上級准教授 (50361671)
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| Co-Investigator(Kenkyū-buntansha) |
富岡 洋一 会津大学, コンピュータ理工学部, 上級准教授 (10574072)
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| Project Period (FY) |
2018-04-01 – 2021-03-31
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| Keywords | 非同期式回路 / FPGA / 畳み込みニューラルネットワーク |
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| Outline of Annual Research Achievements |
本研究では、画像分類を行う畳み込みニューラルネットワークを低消費エネルギーな非同期式回路として実現し、深層学習に対する非同期式回路の有用性を明らかにすることを目的としている。
今年度は、①非同期式二値化ニューラルネットワーク回路の設計手法と②性能改善を目的とした最適化手法を中心に研究を行った。
①では、同期式二値化ニューラルネットワーク回路のレジスタ転送モデルから非同期式回路モデルへの変換手法と非同期式回路モデルからFPGAまでの設計手法を提案した。これらの手法により、同期式二値化ニューラルネットワーク回路から非同期式回路を実現することができる。また、提案手法をアーキテクチャやニューラルネットワークモデルが異なる4つの同期式回路に適用し、性能、動的消費電力、及び消費エネルギーを評価した。アーキテクチャは、Streamingアーキテクチャと畳み込み層とプーリング層を統合したFusedアーキテクチャを対象とした。また、ニューラルネットワークモデルは、LeNetとVGG-16を対象とした。LeNetをStreamingアーキテクチャとして実現した場合、同期式回路と比較して52%の消費エネルギーを削減することができた。VGG-16をStreamingアーキテクチャとして実現した場合、同期式回路と比較して29%の動的消費電力を削減することができた。しかし、Fusedアーキテクチャの場合、回路規模が大きく配線リソースを多量に消費したため、実行時間も動的消費電力も改善することができなかった。
②では、各非同期式制御モジュールが生成するタイミング信号（ローカルクロック信号）のずれがサイクルタイムに影響を及ぼすことに着目し、ずれを軽減することを目的とした配置制約の生成や遅延調整を行った。その結果、LeNetのStreamingアーキテクチャのサイクルタイムが10%改善した。
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