SoC Debugging Technique based on Automatic Generation of On-Chip Signal Observation

2019 Fiscal Year Research-status Report

• Project/Area Number: 18K11224
• Research Institution: Tokyo Denki University
• Principal Investigator: 小松 聡 東京電機大学, 工学部, 教授 (90334325)
• Project Period (FY): 2018-04-01 – 2021-03-31
• Keywords: VLSI設計技術

Outline of Annual Research Achievements

本研究では、近年重要性が増しているSoCのシグナルインテグリティ、パワーインテグリティの問題について、プロトタイプの段階でのデバッグ支援を目的とするオンチップ信号観測システムを実現し、また、それを自動生成するシステムの構築を目的としている。SoC開発において、VLSIチップ上で発生する上記の現象を外部から観測することは困難であり、オンチップでの波形観測が求められているが、アプリケーションに応じたオンチップ信号観測システムを自動生成することを目的としている。
今年度は、オンチップ信号観測システムの要素回路設計と評価を中心に研究を行った。
システム内の要素回路については、自動生成システムを実現することを目的としているため、基本的にはスタンダード・セルのみで実現可能な回路を検討し、また、与えられた仕様に応じて性能をカスタマイズできるような構成となるように回路内のパラメータを可変にできるように設計を行った。
ADC回路、PLLに用いるTDC回路について設計を行い、シミュレーションによる評価を行った。その際に、様々な仕様に対応できる回路であることを確認し、パラメータを変更することによって容易に仕様の異なる回路を実現できる構成を目指した。
これらの回路は、次年度以降の自動生成システム構築に向けての基盤となる技術であり、チップ試作による回路評価も行い、本研究で目的としている自動生成システムに利用可能であることを確認した。自動生成システムについては、ADCやTDCのビット数に応じて回路を自動生成できるシステムの構築を行った。

Current Status of Research Progress

3: Progress in research has been slightly delayed.

Reason

オンチップ信号観測システムの要素回路として、ADC回路、PLLに用いるTDC回路をスタンダード・セルのみを用いて構築することを目指し回路設計を行ってきたが、一部の回路についてはまだ試作評価段階である。
また、自動生成システムの構築については現在実装中であり、来年度評価を行っていく。

Strategy for Future Research Activity

今年度の評価結果に基づき、PLL, DLL, ADCなどの要素回路について、まだ確立できていない回路について設計を継続して行い、シミュレーションによる評価を行う。その際に、様々な仕様に対応できる回路であることを確認する。また、要素回路をVLSIチップとして実装し、実測による評価を行い、本研究の提案システムで利用できることを確認する。
また、オンチップ信号観測システムとして与えられた仕様をもとに、上記の要素回路それぞれについての仕様や性能、面積などの設計制約を決定する自動生成システムの構築を行う。回路最適化のためには、厳密な最適化を行う手法、発見的手法を用いて最適化を行う手法の両者を検討し、実装していく予定である。

Causes of Carryover

旅費の支出が無かったため、次年度使用額が生じた。
次年度使用額については、試作チップ測定用の電子部品などの消耗品として次年度に使用する予定である。