2019 Fiscal Year Research-status Report
モンテカルロシミュレーションによるSRAMの動作限界見極めに関する研究
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18K11229
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| Research Institution | Osaka Institute of Technology |
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Principal Investigator |
牧野 博之 大阪工業大学, 情報科学部, 教授 (50454038)
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2018-04-01 – 2021-03-31
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| Keywords | SRAM / ばらつき / モンテカルロシミュレーション / 動作限界 / 閾値電圧 / 書き込み動作 / 読み出し動作 |
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| Outline of Annual Research Achievements |
令和元年度は、平成30年度においてSRAMの書き込み動作に対して確立したモンテカルロシミュレーション(MC)の回数削減手法をSRAMの読み出し動作に適用するための検討を行った。これを行うためには、さらなるシミュレーション環境の増強が必要となるため、高性能ワークステーション(HP社Z8/G4)を1台導入するとともに、回路シミュレータとしてHSPICE(Synopsys社製)を前年度に引き続き導入し、シミュレーション環境を構築した。読み出し動作への適用に当たり、まず読み出し動作のメカニズムについて分析を行った。読み出し動作はメモリセルがアクセスされる前のデータ保持動作、ビット線(読み出し線)へのデータの読み出し動作、および読み出し終了後のデータ保持動作の三つがすべて正しく行われたときのみ正しい動作が行われたと判断できるが、分析の結果、ビット線へのデータの読み出しよりも、その前後のデータ保持動作の限界が読み出し動作全体の限界に大きく影響していることが分かった。そこで、令和元年度は読み出し動作の限界を知る上で最も重要となるデータ保持動作に的を絞り、動作限界を明らかにすることに注力した。具体的には、データ保持動作において閾値の標準偏差(ばらつき)を10mVずつ増加させながら100回のMCを行い、不良が出始めた点から前後2点ずつ合計5点で10,000回のMCを行い、5点の不良率から実際のばらつきにおける不良率を求めた。この結果を1,000万回以上のMCと比較することにより、書き込み動作よりも高い精度で不良率を推定できていることを確認した。これにより、10万回以下のMCでメガビット規模のSRAMのデータ保持の不良率を十分な精度で推定できることが分かった。
以上の研究から得られた成果を、2019年度電気関係学会関西連合大会にて発表した。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
SRAMの読み出し動作をシミュレーションで詳しく分析することにより、読み出し動作はビット線へのデータの読み出しに加えて、その前後のデータ保持動作の可否が極めて重要であり、この点で前年度に行った書き込み動作の限界見極めより条件が複雑であることを明らかにした。そこで、令和元年度はデータ保持動作の限界見極めに注力し、まず前年度に実施した書き込み動作の見極め方法が適用できるかどうかの検討を行った。トランジスタの閾値のばらつきを故意に大きくして不良を加速した場合の不良率を詳細に観測した結果、書き込み動作のときと同様の効果が得られ、提案したMC削減手法が有効であることを確認した。さらに1000万回以上のMCによる不良率と比較すると良く一致しており、書き込み動作よりも高精度に実際の不良率を推定できることを確認した。これにより、メガビット規模のSRAMに対して10万回程度の少ないMC回数でデータ保持動作の不良率を推定することができ、動作限界を明らかにすることが可能となった。
さらに、広い閾値の仕上がり条件に対してデータ保持動作の不良率を求める研究を開始したが、令和元年度は、SRAMの読み出し動作の分析に少し時間を要したため、途中までとなった。次年度に完了させる予定である。また、読み出し動作の限界を推定するためには、データ保持動作に加えてビット線への読み出し動作を考慮する必要があり、今後これを検討する必要があるが、読み出し動作の不良はほぼ読み出し前後のデータ保持の可否によって決まると考えており、令和元年度の研究で概ね方向性は示せたと考えている。
以上のことから、一部完了できなかった項目はあるが、読み出し動作の限界推定に関する研究を大きく進捗させることができ、また書き込みに関してはすべて完了している点で予定よりも進んでいる部分もあるので、全体としては概ね予定通り進捗していると考えられる。
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| Strategy for Future Research Activity |
令和2年度は、まず前年度に開始した研究を継続し、閾値の仕上がり条件を広範囲に変化させた場合のデータ保持動作における不良率の推定を完了させる。具体的にはnMOSトランジスタとpMOSトランジスタの閾値の中心値を細かく振って前年度に適用したMCの削減手法を用いて各条件における不良率を求める。このように、広い閾値の仕上がり条件に対して、データ保持動作の不良率を示すことで、閾値条件に対する動作限界を明らかにする。さらに、この結果に基づいて、ビット線へのデータ読み出し動作も加えたSRAMの読み出し動作全体における不良率の推定と動作限界の明確化を行う。
これにより、SRAMの読み出し動作における動作限界が明らかになり、これまでの成果と合わせて、書き込み動作と読み出し動作の両方からなるSRAMの動作全体に対する動作限界を明らかにすることができる。具体的には、nMOSトランジスタとpMOSトランジスタの閾値の中心値に対して、不良率をマッピングした2次元グラフを作成し、不良率に対する等高線を描く。このグラフから、SRAM設計者は目標とする不良率に対して動作可能な閾値の仕上がり範囲を知ることができる。すなわち、SRAMの規模に対する動作限界を知ることができる。さらに本研究で提案したMC削減方法により、閾値の一つの条件に対して10万回程度のMCで不良率を高精度に推定することができ、MCの最大の問題点であったシミュレーション回数を従来の100分の1以下に削減することが可能となる。これによって、SRAMの設計を容易化し、設計期間を短縮することができる。
なお、令和2年度においても極めて多数回のMCを実施するために引き続き回路シミュレータHSPICEを含む設計システムの導入を行う。
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| Causes of Carryover |
導入したワークステーションの価格が値引きにより予想よりも低かったため、約5万円の残額が発生した。この残額は、次年度の物品費として使用する予定である。
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