2020 Fiscal Year Annual Research Report
A Study on the Operation limit of SRAM using Monte Carlo Simulation
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18K11229
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| Research Institution | Osaka Institute of Technology |
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Principal Investigator |
牧野 博之 大阪工業大学, 情報科学部, 教授 (50454038)
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2018-04-01 – 2021-03-31
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| Keywords | SRAM / ばらつき / モンテカルロシミュレーション / 動作限界 / 閾値電圧 / 書き込み動作 / 読み出し動作 / データ保持動作 |
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| Outline of Annual Research Achievements |
令和2年度は、前年度に実施した研究を継続し、SRAMのデータ保持動作における不良率の推定を完了した。この結果、初年度に実施したデータ書き込み動作と同様にメガビット規模のSRAMに対して1桁以内の精度で不良率を予測できることを確認した。また提案した手法によりモンテカルロシミュレーション(MCS)の回数を2桁以上小さくすることができることを確認した。
次に、データ読み出し動作についての研究を行ったが、書き込み動作やデータ保持動作のときと同様の方法を適用すると、1次元縮退モデルが成り立たず、不良率の予測ができないことが判明した。原因を究明したところ、読み出し不良の中にデータ保持不良が混じっており両者を完全に切り分けることができないためであることが分かった。これについて考察を行うことにより、読み出し不良とデータ保持不良を一つのモードとして不良数を計数することで、1次元縮退モデルが成立することを見出した。この手法を適用することにより、書き込み動作やデータ保持動作と同様に1桁以内の精度で不良率を予測できることを示した。
最後に、3年間の研究成果を総合し、SRAMの全動作に対する不良率のまとめを行った。具体的には、nMOSトランジスタとpMOSトランジスタの閾値に対して、不良率をマッピングした2次元グラフを作成し、不良率に対する等高線を描いた。このグラフから、SRAM設計者は目標とする不良率に対して動作可能な閾値の仕上がり範囲を知ることができ、SRAMの規模に対する動作限界を知ることができる。さらに提案したMCS削減方法により、MCSの最大の問題点であったシミュレーション回数を従来の100分の1以下に削減することが可能となった。以上の結果から、SRAMの設計容易化および設計期間の短縮が可能となり、研究目的を達成することができた。
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