高精度位置・時間計測可能な3次元積層型ピクセル検出器開発

2018 Fiscal Year Research-status Report

• Project/Area Number: 18K13569
• Research Institution: High Energy Accelerator Research Organization
• Principal Investigator: 小野 峻 大学共同利用機関法人高エネルギー加速器研究機構, その他部局等, 研究員 (60603157)
• Project Period (FY): 2018-04-01 – 2020-03-31
• Keywords: 3次元積層技術 / 素粒子実験 / 半導体検出器 / SOI検出器

Outline of Annual Research Achievements

ILC実験において必要とされる高い位置分解能と時間分解能を同時に達成するピクセルセンサーを開発のため、Silicon On Insulator(SOI)ピクセル検出器を基盤とした3次元積層化センサーの試作チップ開発を開始した。積層型センサーは下部センサーチップ、上部回路チップで構成し、下部センサーで読み出した信号を上部の回路チップへ送りシグナル保持、到来時間計測の信号処理を行う。上下2チップにピクセル機能を分割・実装することで、今までのセンサー設計では困難であった小型化・多機能化を両立したピクセル回路を実装することが可能となった。
今回試作した下部センサーチップ・上部回路チップは個別に設計・製造し、チップ製造完了後に研究協力を行なっている東北マイクロテックにおいて2チップの積層処理を開始した。東北マイクロテックで研究試作が行われているマイクロバンプを使用した積層化処理・チップ間接続を実施した。各チップ上に電気接続用マイクロバンプを形成し、上下2つのチップを積み重ねバンプを介してチップ間的接合を行うことで3次元積層センサーを実現する。本年度でチップの積層化処理が完了し、SOI検出器として初となる2段積層センサーの試作を行うことができた。現在、試作した積層センサーの評価を行うための環境整備、組み立てと電気試験を開始している。また、最初の試作開発結果をもとに今後の積層センサー開発で必要となる設計手法・ルールの構築、及び製造環境の整備に着手している。

Current Status of Research Progress

2: Research has progressed on the whole more than it was originally planned.

Reason

当初の計画に従い、初年度において3次元積層化センサーのための下部センサーチップ、上部回路チップ設計開発・製造と2チップ間の積層処理が完了した。今試作では高精度の位置・時間分解能を評価するため、入射荷電粒子に対して3um以上の位置精度を実現する20um角の小型ピクセルを設計し、このピクセル内でシグナル保持・時間計測用回路を実装した。さらに上部回路には高頻度に入射する粒子情報を記録するため、ピクセル内に複数のメモリ回路を搭載し最大3ヒットまでの情報を蓄積可能とした。
積層用試作チップはLapis semiconductorにおいてチップ製造を実施し、試作チップ製造後の積層処理以降は東北マイクロテックにおいて実施した。チップ表面に追加の電極パッドを配置、東北マイクロテックで研究開発された円筒型マイクロバンプを形成している。マイクロバンプは直径3.5umの小型サイズで形成可能であり、各ピクセル上に4個のバンプを配置することができた。バンプ形成・接合処理・信号読み出し用電極形成までがすでに完了し、最初に試作した積層チップが1月末に納入された。現在は、積層チップ評価のための評価基板開発と組み立てを開始、チップの電気特性評価のための環境整備を行なっている。

Strategy for Future Research Activity

次年度で、試作チップの電気特性評価を実施する。マイクロバンプによる3次元積層接合の評価として、上下チップ間の接続試験をおこなう。バンプ接合の歩留まり・信号伝達の影響を評価し、チップ間の接続を検証する。その後、放射線源や可視光レーザーを使用してのピクセル応答・動作検証を行い、センサーとしての性能評価を実施する。これらのチップ試験完了後、米国FermiLabなどの加速器施設で高エネルギー荷電粒子ビームを使用した粒子飛跡検出試験を実施する予定である。これらの評価試験と並行して、前年度のチップ設計・製造プロセスについて課題点の整理とフィードバックを行った次期センサー設計・製造を開始する。試作開発・評価に基づいた反映を行うことで、最終形となる3次元積層センサー開発と積層処理プロセスを確立する。
また、今後の新たな積層センサー開発へと展開していくための3次元積層センサー開発の設計基準、手法を整理・ドキュメント化を実施する。

Causes of Carryover

初年度における試作チップ製造に関わる製造費については、所属するKEKからの研究開発予算より賄うことができたため、本研究費を使用するに至らなかった。
次年度において試作したチップの性能評価を開始する。性能評価を行うための環境整備として、組み立て・試験基板開発を行うための開発費用を計上している。また、試作チップを実際の高エネルギー荷電粒子を使用した、飛跡検出試験を行うことを計画している。FermiLab等海外の研究機関での実験を行うため、実験システムの構築にかかる開発・整備費、実験のための旅費・物品輸送費を計上する。
さらに、前年度試作の試験結果を反映した次の試作チップ設計を計画しており、その製造のための費用を計上している。

Research Products

• [Journal Article] Development of a monolithic pixel sensor based on SOI technology for the ILC vertex detector (2019)
  • Author(s): Shun Ono, Miho Yamada, Manabu Togawa, Yasuo Arai, Toru Tsuboyama, Ikuo Kurachi, Kazuhiko Hara, Yoichi Ikegami, Taohan Li, Akimasa Ishikawa
  • Journal Title: Nuclear Instruments and Methods in Physics Research Section A: Accelerators, Spectrometers, Detectors and Associated Equipment Volume: 924 Pages: 431-435
  • DOI: https://doi.org/10.1016/j.nima.2018.06.075
  • Peer Reviewed
• [Journal Article] A Monolithic Pixel Sensor with Fine Space-Time Resolution Based on Silicon-on-Insulator Technology for the ILC Vertex Detector (2018)
  • Author(s): Shun Ono, Miho Yamada, Yasuo Arai, Toru Tsuboyama, Manabu Togawa, Teppei Mori, Ikuo Kurachi, Kazuhiko Hara, Yoichi Ikegami, Daisuke Sekigawa, Shun Endo, Akimasa Ishikawa
  • Journal Title: Springer Proceedings in Physics Volume: 213 Pages: 370-374
  • DOI: https://doi.org/10.1007/978-981-13-1316-5_69
  • Peer Reviewed
• [Presentation] 加速器実験に向けた3次元積層化構造のSOI検出器開発 (2019)
  • Author(s): 小野 峻
  • Organizer: 日本物理学会
• [Presentation] Beam test results of an SOI monolithic pixel sensor SOFIST for the ILC vertex detector (2018)
  • Author(s): Shun Ono
  • Organizer: PIXEL2018
  • Int'l Joint Research