2018 Fiscal Year Research-status Report
メモリ内演算に基づく超低消費電力深層学習チップの開発
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18K13800
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| Research Institution | Osaka University |
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Principal Investigator |
粟野 皓光 大阪大学, 情報科学研究科, 准教授 (10799448)
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| Project Period (FY) |
2018-04-01 – 2021-03-31
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| Keywords | ゲートレベル時候同期回路 / サブスレッショルド動作 |
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| Outline of Annual Research Achievements |
今年度は，ゲートレベル自己同期パイプライン技術を応用したバイナリ・ニューラルネットワーク向けアクセラレータの開発に取り組んだ．集積回路の消費電力を削減する手法の一つとして，電源電圧を，トランジスタのしきい値電圧以下にまで下げる，サブスレッショルド動作が知られている．しかし，サブスレッショルド領域ではトランジスタの特性ばらつきが顕在化し，パスごとの信号伝播遅延が大きくばらつきため，グローバルクロックに基づく同期回路設計は困難であった．そこで，今年度は，ゲートレベル自己同期回路に着目したクロックレス・アクセラレータの開発可能性を検討した．ゲートレベル自己同期回路は，論理ゲート単位で演算の終了を検知するとともに，ハンドシェイク通信によってデータの送受信を制御する方式である．そのため，論理ゲート自らが信号伝播遅延のばらつきに自己適応することで，動作速度の自律的な調整が可能である．具体的には以下の項目に取り組んだ．
* バイナリ・ニューラルネットワーク向けアクセラレータの自己同期回路実装：65nmプロセスを想定し，自己同期回路を用いてニューラルネットワークアクセラレータを設計した．トランジスタサイズを最適化することで電源電圧を0.2V程度まで下げても正常動作することをシミュレーションにより確認した．
* ゲートレベル自己同期回路の設計フロー立ち上げ：今後のチップ試作に向けて，自動設計ツールを活用できるよう，設計環境の整備に取り組んだ．具体的にはスタンダードセル及び自動配置配線ツールによる物理レイアウト設計フローを整備し，トップ階層まで自動配置配線によって設計できることを確認した．
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| Current Status of Research Progress |
Current Status of Research Progress
3: Progress in research has been slightly delayed.
Reason
自動配置配線によるフローでアンテナルールを考慮させると大量のDRCエラーが出てしまうことが分かっている．実装しようとした回路密度の問題かを切り分けるために，次年度は小規模な演算器に絞って実装を進め，原因究明と対策に取り組む．
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| Strategy for Future Research Activity |
次年度は構築した設計フローを用いて，試作コストの低い180nmプロセスを中心にチップ試作を進め，簡単な演算器を例にコンセプト実証に取り組む．同時に，ニューラルネットに限らず，暗号計算向けアクセラレータやイジング計算機などの周辺領域に対する自己同期回路の応用可能性を検討する．
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