超微細ナノカーボン・プロセッサのアーキテクチャに関する研究

2019 Fiscal Year Research-status Report

• Project/Area Number: 18K19778
• Research Institution: The University of Electro-Communications
• Principal Investigator: 三輪 忍 電気通信大学, 大学院情報理工学研究科, 准教授 (90402940)
• Project Period (FY): 2018-06-29 – 2021-03-31
• Keywords: プロセッサ / アーキテクチャ / CNFET

Outline of Annual Research Achievements

2019年度は，CNFET (Carbon Nanotube Field Effect Transistor) 回路の評価実験，および，CNFETプロセッサ向けのマイクロアーキテクチャ開発を行った．
CNFET回路の評価実験では，プロセッサ内の主要なユニットである演算器とSRAMについて，CNFET化による低遅延・省電力効果を評価した．具体的には，ブロック型桁上げ先見加算器とシングルポートの6T SRAMのSPICE回路を実装し，HSPICEにより回路の遅延，動的消費エネルギー，静的消費電力を評価した．評価には，CNFETはStanford CNFETモデル，シリコントランジスタはPredictive Technologyモデルを使用した．評価の結果，ブロック型桁上げ先見加算器は，CNFET化によって静的消費電力が約1%に，動的消費エネルギーが約30%に，遅延時間は約15%になることがわかった．また，SRAMは静的消費電力が13～20%に低減し，データ書き込み時は動的消費エネルギーが約15%に，遅延時間が1～3%に低減し，データ読み出し時は動的消費エネルギーが7～15%に，遅延時間が10～15%に低減することがわかった．
CNFETプロセッサ向けのマイクロアーキテクチャ開発では，CNFETプロセッサではクロック周波数を維持しつつALUカスケーディングが可能になると想定し，多段ALUカスケーディングを行うプロセッサにおける命令スケジューリング方式を提案した．提案手法では，命令キュー内の命令に対してデータ依存グラフを作成し，最も長い枝の命令列を優先的に選択して発行する．本手法をGem5に実装して評価を行った結果，従来の命令選択方式に対してIPCが0.1～0.29ポイント向上した．

Current Status of Research Progress

3: Progress in research has been slightly delayed.

Reason

2018年度からの継続課題としてプロセッサアーキテクチャの評価基盤開発が残っており，2019年度は性能評価基盤としてGem5の導入を行った．また，電力・面積評価基盤に必要とされるCNFET回路の電力・面積モデルの開発に向けて，2019年度はHSPICEを用いてCNFET回路の電力評価を行ったが，モデル開発には至らなかった．
当初の計画では，2019年度は上記の評価基盤を用いてCNFETプロセッサアーキテクチャの設計探索を行う予定であったが，評価基盤が完成していないことから設計探索に着手できなかった．2019年度は，設計探索を行う代わりに，当初の計画を変更し，2020年度に行う予定であったユニットの改良法（具体的にはALUカスケーディングのための命令スケジューリング方式）の検討に着手した．

Strategy for Future Research Activity

2020年度上期は，開発が遅れている電力・面積評価基盤の開発に注力する予定である．開発を加速するため，場合によっては外部の専門家に協力を依頼することも考えている．また，現在，実装・評価に協力する学生として1名の大学院生を確保しているが，場合によっては1名の4年生も実装・評価に加えることを検討中である．
2020年度下期は，上記の評価基盤を用いて，2019年度に行う予定であったCNFETプロセッサアーキテクチャの設計探索を行う予定である．

Causes of Carryover

実装・評価に協力する大学院生をRAとして雇用する計画だったが，2019年度は該当する大学院生がいなかったために残額が生じた．2020年度は，年度開始当初から1名の大学院生をRA雇用する予定であったが，コロナ禍により大学が閉校中のため，まだ雇用に至っていない．大学が開校次第，当該学生をRA雇用する予定である．