Research Abstract |
本研究の目的は,低速陽電子ビームや各種の表面・界面評価方法を用いて,従来から用いられてきた,新しい酸化膜/半導体構造の界面像を創出することによりMOSトランジスタのための理想的な界面構造を得るためのプロセスを提言することである. 本年度では,低速陽電子ビームを用いてTEOSを用いて作製したCVD-SiO_2膜の陽電子消滅γ線ドップラー拡がり測定を行った.一般に,堆積法により形成されたSiO_2膜は熱酸化膜に比較して,リーク電流がより流れやすいことが知られている.堆積膜では膜中に存在する圧縮応力によりバンドギャップが縮小していることがリークの一因であると考えられるが,堆積後の熱処理によりリークを低減させることができる.本実験では,p-type Si(100)基板上に厚さ約100nmのTEOS・CVD-SiO_2膜を基板温度680℃で成膜した.比較のため,基板温度1100℃により成膜した熱酸化膜を用意した.また,電気的特性の評価を行うためMOSキャパシタ構造を作製,熱処理と電流-電圧測定の関係を調べた.CVD-SiO_2膜は1200℃の熱処理により膜厚が106nmから97nmまで減少した.TDSの結果から,700℃付近からH_2O,C_2H_4,CO等が脱離したことがわかった.一方,ドップラー拡がりの先鋭度を評価するSパラメーターは,600℃から上昇を始め,800℃付近で最大値となる.S値の上昇はPs形成率の上昇を意味し,Ps形成率は空隙率に依存する.よって,800℃でTEOSの空隙率は最大となり,これにより不純物脱離が開始されることがわかった.800℃以上では,S値は減少するが,結合マトリックスの再配列による空隙縮小に対応すると考えられる.
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