2008 Fiscal Year Annual Research Report
冗長な数表現による剰余数系演算回路および剰余数-重み数変換回路の研究
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19500039
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| Research Institution | Gunma University |
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Principal Investigator |
魏 書剛 Gunma University, 大学院・工学研究科, 教授 (10251125)
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| Keywords | 剰余数演算 / SD数表現 / 剰余数-2進数の相互変換 / 剰余乗算逆数 / そろばん演算 |
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| Research Abstract |
本研究では、剰余数系における算術演算の高速化方法、および従来の重み数系(例えば、2進数)への高速変換のハードウェアアルゴリズムの提案を研究の目的としている。算術演算システムは、従来の2進数の入力データを持ち、内部ではSD数表現を用いた高速剰余演算を行う。高速の剰余数系-重み数系の高速相互変換回路を使用すれば、従来の演算システムと同様に応用可能となる。
2進SD数表現を用いた剰余数系から従来の2進数系への変更を高速に実行できるハードウェアアルゴリズムを提案した。この方法では、SD数演算の並列処理特徴を生かした。変換に必要な演算をさたに高速に行うため、基本演算回路であるSD数加算回路の高速化方法を考案した。剰余SD数加算回路の内部中間加算結果を2進数符号化にしたことにより、後続の加算入力数を減らし、回路全体の規模や遅延時間を小さくすることができた。変換回路および算術演算の回路設計およびシミュレージョンを行い、高速な回路が得られることを確認した
また、本研究の目的で、異なった数表現である「そろばん」数表現を着目した。そろばんアーキテクチャを用いることにより、10進数演算の遅延時間が従来のBCD符号を用いた演算より短いアルゴリズムを提案した。さらに、そろばん数表現を用いた剰余数系の演算に適用でき、剰余の法を使用しやすくなり、高性能の剰余回路の表現が期待できることを設計と評価により確認した。
今後、10進数の剰余数演算システムの開発を研究内容として進めていきたい。
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