2009 Fiscal Year Annual Research Report
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19500041
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| Research Institution | Nagoya University |
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Principal Investigator |
安藤 秀樹 Nagoya University, 大学院・工学研究科, 教授 (40293667)
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| Keywords | マイクロプロセッサ / プリフェッチ |
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| Research Abstract |
本研究では、低速な主記憶による性能劣化を最小限に抑えるデータのプリフェッチ方式を検討するものである。プリフェッチとは、プロセッサが必要とする以前に、主記憶からデータを事前にキャッシュに取り込んでおくものである。プリフェッチは従来より研究されてきたが、現在のプロセッサが搭載しているプリフェッチ機構は、配列アクセスのよすな予測可能な規則的パターンにしか対応できない。このため効果は限定的である。これに対して本研究では、従来不可能とされてきた不規則なパターンを含む種々のパターンに対応できる汎用的なプリフェッチ手法を研究するものである。
これまで私は本補助金により物理レジスタ2段階開放(TSD : two-step physical register delallocation)と呼ぶ先行実行方式を提案し、その有効性を示してきたが、さらなる有効性の向上には、より多くの命令を先行実行し、しかも実際の実行より大きく先行する必要がある。解析の結果、これを妨げている要因として、2つのことがわかった。1つは、TSDにおける先行実行命令間のデータ受け渡しにレジスタが存在せずバイパス論理で受け渡しているが、タイミング上これに失敗する点である。もう1つは、連続してL2キャッシュ・ミスを生じる場合、後のミスほどプリフェッチによるペナルティ隠蔽効果が低い点である。これらはいずれもデータ依存が問題である。そこで、解決のために値予測を導入することを提案した。結果予測とアドレス予測について実験を行い、アドレス予測が非常に効果的であることがわかった。この手法は従来の値予測の利用方法と異なり、予測誤りからの回復が不要で、メモリレイテンシを隠蔽する効果により大きな性能向上を達成することができた。
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