| Research Abstract |
本研究は素子パラメータの製造時ばらつき,信号遅延の動作時動的変動の下で,機能的に正しく動作し続ける回路方式を考案すると共に,その回路設計手法の確立,応用回路方式の提案を目的とする。特に,アプリケーションに特化して設計されるデータパス回路の高位合成レベルでの設計を検討の対象としている。平成20年度においては,この目的に対して以下の成果を得ている。
・目的とする回路を「任意の遅延ばらつき、変動に対して,常に計算結果を正しくラッチできるようなクロック周波数が存在する回路」と規定し,その構造的条件(遅延変動耐性条件)を導出した。また,変数のレジスタへの割当の仕方がこの遅延変動耐性条件の成否を決めることを明らかにした。
・遅延変動耐性条件を満足しつつ,レジスタ数を最小化する設計最適化問題についての計算アルゴリズムを導出し,それが厳密解を生成することを理論的に証明した。
・基本となる遅延変動耐性条件のほかに,(1)演算器の最小遅延を補償することにより,遅延変動に耐性を持たせる方式,(2)クロック信号の到着順序を導入して,遅延変動に耐性を持たせる方式を提案し,これらが,基本条件と同じく変数のレジスタへの割当の仕方に依存することを明らかにした。
変数のレジスタ割当は,従来のデータパス高位合成において資源量の最小化の目的でのみ語られてきたが,以上のように,近年重要な問題となっている遅延変動に対して回路が正しく動作するための構造的条件とも深く関わることを明らかにした。これは,単なる遅延変動耐性を有するデータパスの構造条件に止まらず,データパスの高位合成に対する考え方を基本から変革するものである。
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