2008 Fiscal Year Annual Research Report
超高速・小型可変レイテンシウェーブパイプライン化演算回路の設計に関する研究
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19700037
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| Research Institution | Tohoku University |
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Principal Investigator |
江川 隆輔 Tohoku University, サイバーサイエンスセンター, 助教 (80374990)
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| Keywords | 低消費電力 / 可変レイテンシ / ウェーブパイプライン / 算術演算 |
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| Research Abstract |
超高速・小型可変レイテンシウェーブパイプライン化演算回路の設計に関する研究の2年目にあたる平成20年度は, 1) ビットスライスが効果的に回路規模削減可能な整数加算アルゴリズム, 整数乗算アルゴリズムの検討, 2) 遅延調整アルゴリズム, および自動遅延調整環境の改良・評価, 3) 乗算回路の小規模化に対する検討を行った, 1) においては, 複数の算術アルゴリズムを検討し, ビットスライスによる回路規模の削減効果と遅延時間の変化の評価を行った.これらは電力・性能の側面から高効率な演算回路設計を行うにあたり, 重要な取り組みである. 2) では, これまで提案している遅延調整手法の更なる高精度化を試みた.具体的には, 遅延調整を対象とする演算回路に対して, 適切な遅延素子を挿入, 挿入した冗長な遅延素子の削除, logical effort理論に基づき遅延素子のゲート幅を変更することによる細粒度遅延調整を自動的に行える環境を構築・改良した. これらの結果を0.18μmCMOSテクノロジ, Predictable Technology Morel(PTM)を用いて評価し, 遅延差を効率的に短縮出来ることを確認した。併せて, ウェーブパイプライン化の為の遅延調整に適した加算・乗算算術アルゴリムを明らかにするため, 1)で検討した複数のビットスライス化した算術アルゴリズムに2)で提案した遅延調整を施し, 回路規模の増加,スループットに関する観点から, 適切な算術を選択する為の指針を明らかにした. 3)ではCMPの為の動的キャッシュ分割機構の制御機構のデータパスの設計を行った. 回路面積の制約が非常に厳しい下で小規模な除算・比較回路を含む制御機構を実現することができた.この過程で得られた知見は本研究課題の次年度取り組む予定の除算回路の小規模化を行うにあたり, 非常に重要である.
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